一种压缩可测性设计的研究实现.pdfVIP

测试 J 囚熙熙男男t -神E编可测幢混计副研究.现 屈继敏，林平分 (北京工业大学，北京市嵌入式系统重点实验室，北京， 100124 ) 摘要:本文针对固定管脚芯片可测性设计中测试向量庞大和测试时间过长问题，提出了一种有效的压缩 可测性设计，改进了传统并行扫描测试设计.该设计方法在 SMIC O. 18μm 工艺下一款电力载波通信芯 片设计中验证，仿真结呆表明压缩扫描可测性设计能有效减少测试向量数目，从而减小芯片测试时间. 关键词:可测性设计;扫描链测试;压缩可测性测试;测试向量 Study and Realization of Scan-compression Method QU Ji-min, LIN Ping-fen (Beijing Un iversity of Technology, Beijing Emhedded System Key Lab , Beij ing 100124, China) Abstract: A new method was proposed ωsolve the problem of vast patterns and long time in test. This Scan- compression method is effective for VLSI design. A power-line-communication chip design was used to veri句 the proposed method in 0. 1 8 μ m CMOS technology. The simulation result shows that the test pattern and test time can be reduced based on 由e method. K ey words : Design [or Test; Scan; Scan-compression; Pattern 1 引言 可测性设计应用于芯片扫描链插入中，成功缩短了 该芯片的测试时间。 目前常见的减小测试时间的方法为多扫描链测 随着集成电路规模飞速增长，芯片的复杂性和 试。这种方法虽然可以降低测试时间，但需要消耗测 制造缺陷也随之提高，芯片测试费用已经成为芯片 试管脚，增加芯片面积，进而增加芯片生产成本。 本 成本的重要部分。 尤其是新型自动测试设备(ATE) 文应用压缩测试方法的目的是在尽量避免增加芯片 更加昂贵，测试向盘急剧增大，使得降低测试费用成 生产成本的同时减小测试成本。 它主要通过将测试 为集成电路发展的重要方向。 为了能继续有效地使 向盘集压缩，把所需存储的测试数据量缩小20 倍(1) 用传统的 ATE 设备来测试芯片，解决传输大量测试 以上，以便减少测试时间。 数据和有限的芯片管脚数的问题成为首要矛盾。 本 文以固定管脚的电力载波芯片的设计为例，将压缩 h饥p:llwww.cicmag.∞m 己 测试 2 可测性设计 为了降低数字集成电路测试复杂度与测试成本 并且提高测试质量，20 世纪初70 年代提出了可测 性设计概念肉。 目前业界最常用的可测性技术为扫 描设计、边界扫描设计和内建自测试设计。 本设计 采用的方