架构创新持续提升FPGA的性能与功耗水准.docVIP

架构创新持续提升FPGA的性能与功耗水准 　　先进工艺还需配合好架构 　　问：为什么20nm时会出现UltraScale架构呢？汤立人：工艺非常重要，但也不是全部。如果要达到一定的性能和功耗，还需要架构创新。如果仅仅提升制程工艺，其他不变的话，就达不到较高的性能和功耗水准。 　　问：UltraScale为什么称为ASIC级？会带来哪些优势？ 　　汤立人：可编程在功耗和性能方面是有代价的。ASIC虽然是不可编程的，但许多地方可以直接连接，效率提高。因此，就像解决交通堵塞问题一样，过去，有限的道路导致主线堵塞，现在通过高速路实现智能交通流。UltraScale架构不仅可以解决系统总吞吐量扩展和时延方面的局限性，而且还能直接突破高级节点上的头号系统性能瓶颈——互连问题。UltraScale在布线、类似ASIC的时钟分布、增加CLB逻辑、控制集功能以及关键路径优化方面具有明显的优势。 　　不仅如此，UltraScale架构在完全可编程架构中应用了尖端的ASIC技术，能从20nm平面FET扩展至未来的16nm鳍式FET甚至更先进的技术，并可从单芯片电路扩展为3DIC。 　　满足高带宽应用 　　问：UltraScale架构的目标应用是什么？ 　　汤立人：基于UltraScale架构的FPGA将支持新一代智能系统，满足其新的高性能架构要求，这些应用包括：带智能包处理和流量管理功能的400G 　　OTN：带智能波束形成功能的4X4混合模式LTE和WCDMA无线电：带智能图像增强与识别功能的4K2K禾H8K显示屏；用于智能监视与侦查（IsR）的最高性能系统：数据中心使用的高性能计算应用等。 　　问：UltraScale架构如何应对海量数据流挑战？ 　　汤立人：时钟方面，UltraScale架构通过解决时钟歪斜、大量总线布局以及系统功耗管理等相基础问题，实现高的新一代系统速率，有效应对海量数据流挑战。凭借UltraScale类似于ASIC的多区域时钟功能，设计人员可以将系统级时钟放置在最佳位置（几乎可以是芯片上的任何位置），使系统级时钟歪斜大幅降低达50%。 　　·布线方面，UltraScale互连架构与Vivado软件工具进行了协同优化，在可编程逻辑布线方面取得了真正的突破。赛灵思将精力重点放在了解和满足新一代应用对于海量数据流、多Gb智能包处理、多Tb吞吐量以及低时延方面的要求。通过分析我们得出一个结论，那就是在这些数据速率下，互连问题已成为影响系统性能的头号瓶颈。UltraScale布线架构从根本上消除了布线拥塞问题。结论很简单：只要设计合适，布局布线就没有问题。 　　·功耗方面，每代AllProgrammable逻辑器件系列都能显著降低系统级功耗，UltraScale架构正是建立在这一传统优势之上。低功耗半导体工艺以及通过芯片与软件技术实现的宽范围静态与动态电源门控，可将系统总功耗降低至赛灵思的7系列FPGA（业界较低功耗的AllProgrammable器件）的一半。 　　问：赛灵思的堆叠硅片互连技术（SSIT）带给UltraScale 3D IC的附加优势是什么？ 　　汤立人：Virtex@UltraScale和Kintex@UhraScale系列产品中的连接功能资源数量以及第二代FPGAA：33D Ic架构中的芯片间带宽都实现了阶梯式增长。布线与带宽以及最新3D Ic宽存储器优化接口容量的大幅增加，能确保新一代应用以极高的器件利用率实现目标性能。 　　UltraScale时间表 　　问：何时推出基于UltraScale架构的FPGA？ 　　汤立人：支持UltraScale架构FPGA的Vivado设计套件早期评估beta版已于2013年1季度向客户发布。首批UltraScale器件将于2013年4季度推出。 　　问：16nm产品何时推出？ 　　汤立人：随着台积电加快开发进度，计划将于2013年晚些时候提供16nmFinFET测试芯片，并在2014年推出首批产品。 　　问：为什么赛灵思使用“UltraScale”，而不是沿用8系列命名规则？ 　　汤立人：UltraScale架构代表了PLD行业的转折点。采用新工艺节点制造的产品将延伸赛灵思的整体产品系列。对于PLD市场，系列编号的增加过去常常代表要向下一个技术节点迁移。UltraScale架构跨越多个技术节点。基于UltraScale架构的器件与7系列器件将会并存。 　　问：Artix、Kintex和Virtex产品名称会受到怎样的影响？ 　　汤立人：FPGA系列的名称将继续在UltraScale或以后的技术中沿用。Artix@-7、Kintex-7和Virtex-7 FPGA系列的命名会保持不变。对于20nm和16nm工艺，相应的器件命名