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VerilogA 语法简介 2010 年 06 月 25 日 星期五 10:10 1、基尔霍夫定律撑起了整个电路学的大厦（当然也可以认为基尔霍夫定律 只是麦克斯韦方程的简化版），作为模拟电路描述语言 Verilog-A，同样将基尔 霍夫定律作为其基本，最重要的两个概念便是流量 (Flow)和位 (Potential)，在 电学里是电流和电压，在力学里可以是力和距离，在热学里可以是功率和温差， 等等。 在 Verilog-A 中，你可以将电阻电容电感等器件用一个方程式来表述，比如 I(out) + V(out)/R，这样就产生了一个电阻，最后Verilog-A 仿真器会用某种 算法 (迭代是最常见的)将 I(out)和 V(out)求解出来，然后根据这个解去算下一 个时刻的 I、V 等，当然这仅仅是指时域仿真。 2、下面讲Verilog-A 的语法： begin end //相当于 C 语言的一对大括号，与 Verilog 同 if ( expression ) true_statement ; [ else false_statement ; ] //与 Verilog 同 case ( expression ) case_item { case_item } endcase