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EDA技术复习基本概念1. 目前主要的可编程器件分为和两种类型。2.数字电路设计中有两种基本设计方法，即和的设计方法；3.大型数字逻辑电路设计采用的IP核有、和。4.状态机一般分为两种，型，型；前者与输入与当前状态有关，而后者只和当前状态有关；5.使用下面指令定义存储器，该存储器定义了共个存储单元，每个单元位。reg[7:0] mymem[15:0]6.阻塞性赋值符号为，非阻塞性赋值符号为。7.连续赋值语句是Verilog数据流建模的基本语句，用于对线网进行赋值，连续赋值语句必须以关键词开始；8.若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @()。9. if(a) out1=int1; 当a= 执行out1=int1 else out1=int2; 当a= 执行out1=int210．已知“a =1b’1; b=3b001;”那么{a,b}＝11．时间尺度定义为`timescale 10ns/100ps，时间单位是，精度是12．always begin #5 clk=0；#10 clk=~clk;end产生的波形周期为，占空比为。13.P,Q,R都是4bit的输入矢量，下面哪一种表达形式是正确的 （ ） A、input P[3:0],Q,R; B、input P,Q,R[3:0];C、input [3:0] P,[3:0]Q,[0:3]R; D、input [3:0] P,Q,R;14. 常用的两种变量类型中，线网型变量是 ，寄存器型为。15. 选择语句中，使用语句会形成优先级硬件电路，使用语句不会形成优先级硬件电路。16.下列语句中，可以进行综合的语句是：（）A、 repeat??语句??B、for语句??C、 while语句??D、initial语句17．在硬件建模的语句描述中，要想实现块语句中是并行执行的硬件电路，应该采用如下哪种描述方式（ ）A、fork join 语句B、begin end和非阻塞赋值语句C、fork join和阻塞赋值语句 D、begin end和阻塞赋值语句18．状态机的设计中，对于不用的状态，在case语句中要添加语句。19.Testbench程序在硬件设计中的作用是什么。20. always语句和initial语句的区别是什么？能否相互嵌套？21.简单介绍FPGA的设计流程；22.画出下面程序段中r(reg型)的仿真波形图。 fork #20 r=1’b0; #10 r=1’b1; #15 r=1’b1; #25 r=1’b1; #5 r=1’b0;join23. 简要说明仿真时阻塞赋值与非阻塞赋值的区别24. 画出下面程序综合出来的电路图。 always@(posedge clk) beginq0=~q2; q1= q0; q2= q1; end1. 下面是一个带进位输入与输出的4位全加器，请补充空缺的程序并进行注释。module adder(A, B, CI, SUM, CO); input CI; input [3:0] A; //；input [3:0] B; output [3:0] SUM; //；output CO; wire [4:0] tmp; assign tmp = ;//；??assign SUM = tmp []; //；??assign CO = tmp []; //；endmodule 2.下面是用if else 语句设计的一个4选1数据选择器，请补充空缺的程序并进行注释。module mux (a, b, c, d, s, o); //；??input a,b,c,d; ??input [1:0] s; //；??output o; ??reg o; //；??always @() //；??begin ????if (s == ) o = ; //；????else if (s == 2b01) o = b; ????else if (s == 2b10)o = c; ????o = d; ??end endmodule 下面是一个7人投票表决器的verilog设计，请补充空缺的程序并进行注释。module AAA ( a ,b ); output a ; input [6:0] b ; // reg[2:0] sum;