第六讲_VHDL的元件例化语句课件.ppt

第六讲 VHDL硬件描述语言_4;元件例化语句;;元件声明语句的格式;元件例化语句的格式;元件例化举例;library ieee; use ieee.std_logic_1164.all; entity nand_2 is port(a,b:in std_logic; y:out std_logic); end nand_2; architecture one of nand_2 is begin process(a,b) begin y=a nand b; end process; end one;;;程序包(p228);程序包的格式;如何打开程序包？ 用语句use work.程序包名.all;打开程序包。 其中，work库是用户设计的现行工作库，用于存放自己设计的工程项目。在QuartusII 的根目录下为设计建立一个工程目录（即文件夹），VHDL综合器将此目录默认为work库。但work不是设计项目的目录名，而是一个逻辑名。VHDL标准规定work库总是可见的，因此，在程序设计时不需要明确指定。;用将元件声明放在程序包里的设计方法设计4输入的与非与非门，详见演示实例mynand_4.qpf。 (1)在QuartusII 的根目录下新建工程mynand_4. (2)编辑VHDL源程序文件nand_2.vhd,mypkg.vhd,mynand_4.vhd. nand_2.vhd用来描述2输入与非门。 mypkg.vhd用来进行元件声明。 mynand_4.vhd实现元件例化。;;思考题;4位D触发器的VHDL程序文件： library ieee; use ieee.std_logic_1164.all; entity shift_reg4 is port(clk:in std_logic; D:in std_logic; Q:out std_logic); end shift_reg4; architecture one of shift_reg4 is component shift_reg1 port(clk:in std_logic; D:in std_logic; Q:out std_logic); end component;--元件声明 signal Q0,Q1,Q2:std_logic; begin --元件例化 u0:shift_reg1 port map(clk,D,Q0); u1:shift_reg1 port map(clk,Q0,Q1); u2:shift_reg1 port map(clk,Q1,Q2); u3:shift_reg1 port map(clk,Q2,Q); end one;;生成语句 生成语句（GENERATE）是一种可以建立重复结构或者是在多个模块的表示形式之间进行选择的语句。由于生成语句可以用来产生多个相同的结构，因此使用生成语句就可以避免多段相同结构的VHDL程序的重复书写（相当于‘复制’）。 生成语句有两种形式：FOR- GENERATE模式和IF- GENERATE模式。 FOR- GENERATE 模式的生成语句 FOR- GENERATE 模式生成语句的书写格式为： [标号：]FOR 循环变量 IN 离散范围 GENERATE 并行处理语句； END GENERATE [标号]； ; ;4位D触发器的VHDL程序文件： library ieee; use ieee.std_logic_1164.all; entity shift_reg4 is port(clk:in std_logic; D:in std_logic; Q:out std_logic); end shift_reg4; architecture two of shift_reg4 is component shift_reg1 port(clk:in std_logic; D:in std_logic; Q:out std_logic); end component;--元件声明 signal y:std_logic_vector(0 to 4); begin y(0)=D; u0:for i in 0 to 3 generate—元件生成 ux:shift_reg1 port map(clk,y(i),y(i+1)); end generate; Q=y(4); end two;; 可以看出用FOR- GENERATE模式生成语句替代思考题中的四条元件例化语句，使VHDL程序变的更加简洁明了。;思考题;library ieee; use ieee.std_logic_1164.all;