EDA设计技术教学第10章QuartusII开发环境.ppt

编程操作 第三步，编程。 形式验证 形式验证的目的是使用形式验证工具验证设计文件和Quartus II输出文件之间的逻辑等价性。 形式验证 Quartus II软件支持的形式验证类型为等价性检查，通过使用数学方法而不是测试向量进行仿真，比较源设计文件和修改后设计文件的功能等价验证。 门级形式验证和RTL级形式验证所比较的文件类型 形式验证工具 在Quartus II设计中使用EDA形式验证工具进行形式验证。 形式验证工具名称 Verilog Quartus Mapping 文件(.vqm)支持 RTL Verilog HDL或VHDL设计文件支持 Cadence Encounter Conformal 支持 支持 Synopsys Formality 支持 不支持 形式验证工具设置 系统集成工具 Qsys是包含在Quartus II软件中的系统快速集成工具，自动捕捉高度抽象的系统级硬件设计、定义的任务，集成IP核、校验IP和其他模块，定制HDL组件，支持64位编址寻址空间、系统可视化、互联优化，自动生成系统的互联逻辑和HDL，自动生成仿真模型和系统头文件，通过组件封装或系统封装实现设计重用，可以极大简化建立高性能片上系统的设计任务。 系统集成工具 Qsys的组件库由Altera公司或第三方提供，是参数可配置、由不同功能单元或模块组成片上系统组件的集合。 系统集成工具 可以使用Qsys或SOPC Builder构建包括CPU、存储器接口和I/O外设在内的嵌入式微处理器系统，也可以生成不包括CPU的数据流系统，允许指定具有多个主机和从机的系统拓扑结构。SOPC Builder还可以导入或提供用户定义逻辑模块的接口，该模块作为定制外设连接到系统中。 1，建立系统 2，生成系统 系统集成工具 例：利用Qsys创建步进电机控制器组件库。 第一步，启动Qsys，点击component Library的New Component，进入组件编辑器。 系统集成工具 第二步，指定组件的可综合设计文件位置。 系统集成工具 加载组件设计文件之后，点击Analysis Synthesis Files，自动进行设计文件的综合分析。若有错误发生，则回到设计文件进行相应修改。完成综合分析之后，报告无错误、无警告，则进入参数设置标签页。 系统集成工具 参数标签页列出组件的所有参数，包括参数名、参数默认值、参数类型、参数分组等。 系统集成工具 第三步，查看并编辑信号端口。 系统集成工具 第四步，接口编辑。 系统集成工具 完毕后点击Finish，回到Qsys，可看到Component Library窗口中用户自定义的组件Stepper Motor Component。 系统调试工具 Quartus II的系统调试工具包括： 嵌入式逻辑分析仪SignalTap II Logic Analyzer、 外部逻辑分析仪接口External Logic Analyzer Interface、 信号监测软件SignalProbe、 存储器文件编辑器In-System Memory Content Editor、 信号监测编辑器In-System Sources and Probes Editor等 SignalTap II逻辑分析仪 SignalTap II是一个系统级的嵌入式调试工具，可以捕捉并显示系统的实时信号，观察系统设计中软件和硬件的交互作用。 SignalTap II逻辑分析仪 在新建文件选项中，选择Verification/Debugging Files的Logic Analyzer Interface File，新建SignalTap文件。 SignalTap II逻辑分析仪 进入SignalTap逻辑分析仪接口文件编辑器，SignalTap文件主要分为四部分：JTAG链配置、例化管理、指定捕捉条件、信号显示与记录。 SignalTap II逻辑分析仪 双击查找结点，在结点列表中添加监测对象的信号结点。 依次指定每个结点的数据使能控制、触发使能控制、触发条件，以及时钟配置，最后保存并添加逻辑分析仪文件，经系统编译、编程之后，即可实时监测系统指定的信号。 时序逼近 Quartus II软件通过控制设计综合和布局布线以满足时序设计目标，实现完全集成的时序逼近流程。 平面布局图或器件布局图 Quartus 10.0以前版本可以使用Timing Closure时序逼近平面布局图、Quartus 10.0以后版本改为器件布局图Chip Planner，查看Fitter生成的逻辑布局，查看用户分配和LogicLock 区域分