第2章 8086微处理器及其体系结构.ppt

2. 地址/状态总线 A19/S6-A16/S3： 地址/状态总线分时复用引脚，输出，三态。 在T1期间，作地址线A19 ～ A16用。 在T2 ～ T4期间作为S6 ～ S3状态线用。 S6 ：始终为0，表示8086/8088CPU当前与总线连通； S5：指示IF的状态。表明中断允许标志当前的设置。 S5=0，表示CPU中断是关闭的，禁止一切可屏蔽中断源的中断 请求； S5=1，表示CPU中断是开放的，允许一切可屏蔽中断源的中断 申请。为1时，表明8086/8088CPU可以响应可屏蔽中断； S4 、S3 ：共有四个组态，用以指明当前使用的段寄存器。 如表2－2所示，00—ES，01—SS，10—CS，11—DS。 标志寄存器中的中断允许标志 3.控制总线 (1) /BHE/S7：高8位数据总线允许/状态复用引脚。在总线周期的T1状态，此引脚输出/BHE信号，表示高8位数据线D15-D8上的数据有效。 /BHE、A0组合不同时，在总线上传送的数据不同： /BHE A0 操 作 使用总线 0 0 从偶地址单元开始读或写，16位字传送 AD15~AD0 0 1 从奇地址单元开始读或写，高8位字节传送 AD15~AD8 1 0 从偶地址单元开始读或写， 低8位字节传送 AD7~AD0 1 1 无效 在总线周期T2、T3、TW和T4状态时，此引脚输出S7状态信号。 S7：8086中目前无定义。 8088中，/BHE/引脚定义为系统状态信号/SS0： 在最大模式中，为高电平； 在最小模式中，此信号与其它信号组合确定当前总线周期的读/写动作。 （2）/RD：读信号，三态输出，低电平有效。/RD=0，表示当前CPU正在对存储器或I/O端口进行读操作。 （3）READY：准备就绪信号，输入，高电平有效。READY=1，表示CPU访问的存储器或IO端口已准备好传送数据。若CPU在总线周期T3状态检测到READY=0，表示未准备好，CPU自动插入一个或多个等待状态TW，直到READY=1为止。 （4）/TEST：测试信号，输入，低电平有效。当CPU执行WAIT指令时，每隔5个时钟周期对/TEST进行一次测试，若/TEST=1，继续等待，直到/TEST=0。 （5）INTR：可屏蔽中断请求信号，输入，高电平有效。当INTR=1，表示外设向CPU发出中断请求，CPU在当前指令周期的最后一个T状态去采样该信号，若此时，IF=1，CPU响应中断，执行中断服务程序。 （6）NMI：非屏蔽中断请求信号，输入，上升沿触发。该请求信号不受IF状态的影响，也不能用软件屏蔽，一旦该信号有效，则执行完当前指令后立即响应中断。 （7）RESET：复位信号，输入，高电平有效。RESET信号至少要保持4个时钟周期。复位时：标志寄存器、IP、DS、SS、ES为0，CS=FFFFH，复位后CPU从FFFF0H处开始执行。 （8）MN//MX：工作模式选择信号，输入。MN//MX=1，表示CPU工作在最小模式系统；MN//MX=0，表示CPU工作在最大模式系统。 4.其他控制线：24～31引脚 1.最小方式下，24～31引脚功能 （1）/INTA：中断响应信号，输出，低电平有效。表示CPU响应了外设发来的中断申请信号INTR。 2.4.2 最小工作方式 当工作模式选择信号MN//MX=1，CPU就处于最小工作模式。 （2）ALE：地址锁存允许信号，输出，高电平有效。ALE在每个总线周期T1状态发出，用来锁存地址信号A15-A0，分时使用AD15-AD0地址/数据总线。注意：ALE不能被浮置。 （3）/DEN：数据允许信号，三态输出，低电平有效。作为数据总线上收发器8286的选通信号。 （4）DT//R：数据发送/接收控制信号，三态输出。此信号控制数据总线上的收发器8286的数据传送方向，DT//R=1，发送数据----写操作；DT//R=0，接收数据--读操作。 （5）M//IO：存储器或IO端口访问信号，三态输出。M//IO=1，表示CPU正在访问存储器；M//IO=0，表示CPU正在访问IO端口。 （6）/WR：写信号，三态输出，低电平有效。/WR=0，表示当前CPU正在对存储器或I/O端口进行读操作。 （7）HOLD：总线请求信号，