Verilog代码描述对状态机综合的研究.pdfVIP

Verilog HDL 代码描述对状态机综合的研究 1 引言 Verilog HDL 作为当今国际主流的HDL 语言,在芯片的前端设计中有着广泛的应用。它的语法丰富,成功 地应用于设计的各个阶段：建模、仿真、验证和综合等。可综合是指综合工具能将Verilog HDL 代码转换 成标准的门级结构网表,因此代码的描述必须符合一定的规则。大部分数字系统都可以分为控制单元和数据 单元两个部分,控制单元的主体是一个状态机,它接收外部信号以及数据单元产生的状态信息,产生控制信号, 因而状态机性能的好坏对系统性能有很大的影响。 有许多可综合状态机的Verilog 代码描述风格,不同代码描述风格经综合后得到电路的物理实现在速度和 面积上有很大差别。优秀的代码描述应当易于修改、易于编写和理解,有助于仿真和调试,并能生成高效的综 合结果。 2 有限状态机 有限状态机(Finite State Machine,FSM)在数字系统设计中应用十分广泛。根据状态机的输出是否与输入 有关,可将状态机分为两大类：摩尔(Moore)型状态机和米莉(Mealy)型状态机。Moore 型状态机的输出仅与 现态有关;Mealy 型状态机的输出不仅与现态有关,而且和输入也有关。图1 是有限状态机的一般结构图,它 主要包括三个部分,其中组合逻辑部分包括状态译码器和输出译码器,状态译码器确定状态机的下一个状态, 输出译码器确定状态机的输出,状态寄存器属于时序逻辑部分,用来存储状态机的内部状态。 图1 状态机的结构框图 2.1 好的状态机标准 好的状态机的标准很多,最重要的几个方面如下： 第一,状态机要安全,是指FSM 不会进入死循环,特别是不会进入非预知的状态,而且由于某些扰动进入非设 计状态,也能很快的恢复到正常的状态循环中来。这里面有两层含义。其一要求该FSM 的综合实现结果无 毛刺等异常扰动,其二要求FSM 要完备,即使受到异常扰动进入非设计状态,也能很快恢复到正常状态。 第二,状态机的设计要满足设计的面积和速度的要求。 第三,状态机的设计要清晰易懂、易维护。 需要说明的是,以上各项标准,不是割裂的,它们有着直接紧密的内在联系。在芯片设计中,对综合结果评判 的两个基本标准为：面积和速度。“面积”是指设计所占用的逻辑资源数量;“速度”指设计在芯片上稳定运行所 能够达到的最高频率。两者是对立统一的矛盾体,要求一个设计同时具备设计面积最小,运行频率最高,这是 不现实的。科学的设计目标应该是：在满足设计时序要求(包含对设计最高频率的要求)的前提下, 占用最小 的芯片面积,或者在所规定的面积下,使设计的时序余量更大,频率更高。另外,如果要求FSM 安全,则很多时 候需要使用“full case”的编码方式,即将状态转移变量的所有向量组合情况都在FSM 中有相应的处理,这经 常势必意味着要多花更多的设计资源,有时也会影响FSM 的频率所以,上述的标准要综合考虑,根据设计的 要求进行权衡。 2.2 状态机描述方法 状态机描述时关键是要描述清楚几个状态机的要素,即如何进行状态转移,每个状态的输出是什么,状态 转移的条件等。具体描述时方法各种各样,最常见的有三种描述方式： 第一,整个状态机写到一个always 模块里面,在该模块中既描述状态转移,又描述状态的输入和输出; 第二,用两个always 模块来描述状态机,其中一个always 模块采用同步时序描述状态转移;另一个模块采用 组合逻辑判断状态转移条件,描述状态转移规律以及输出; 第三,在两个always 模块描述方法基础上,使用三个always 模块,一个always 模块采用同步时序描述状态转 移,一个采用组合逻辑判断状态转移条件,描述状态转移规律,另一个always 模块描述状态的输出(可以用组 合电路输出,也可以时序电路输出)。 一般而言,推荐的FSM 描述方法是后两种。这是因为:FSM 和其他设计一样,最好使用同步时序方式设计, 以提高设计的稳定性,消除毛刺。状态机实现后,一般来说,状态转移部分是同步时序电路而状态的转移条件 的判断是组合逻辑。 第二种描述方法同第一种描述方法相比,将同步时序和组合逻辑分别放到不同的always 模块中实现,这 样做的好处不仅仅是便于阅读、理解、维护,更重要的是利于综合器优化代码,利于用户添加合适的时序约束 条件,利于布局布线器实现设计。在第二种方式的描述中,描述当前状态的输出用组合逻辑实现,组合逻辑很 容易产生毛刺,而且不利于约束,不利于综合器和布局布线器实现高性能的设计。第三种描述方式与第二种相 比,关键在于根据状态转移规律,在上一状态根据输入