Flash memory接口原理.pdfVIP

基于WISHBONE 总线的FLASH 闪存接口设计 摘 要 ： 本文简要介绍了 AMD 公司 Am29LV160D 芯片的特点，并对 WISHBONE 总线作了简 单的介绍，详细说明了 FLASH memory 与 WISHBONE 总线的硬件接口设计及部分 Verilog HDL 程序源代码。 关键词 ：闪存；接口；WISHBONE； FPGA 引言 随着半导体工艺技术的发展，IC 设计者已能将微处理器、模拟 IP 核、数字 IP 核和存储器(或 片外存储控制接口)集成在单一芯片上，即 SoC 芯片。对片上系统(SoC)数据记录需要低功耗、 大容量、可快速重复擦写的存储器。常用的介质主要有：动态存储器（DRAM）、静态存储器 （SRAM）和闪速存储器（FLASH MEMORY）。DRAM 容量大，但需要不断刷新才能保持数 据，会占用微处理器时间，同时增加了功耗；SRAM 虽然不需要动态刷新，但价格太贵，并且 断电后跟 DRAM 一样数据都无法保存。FLASH MEMORY 是一种兼有紫外线擦除 EPROM 和电 可擦除可编程只读存储器(EEPROM)两者优点的新型非易失存储器。由于它可在线进行电可擦除 和编程，芯片每区可独立擦写至少 1000 000 次以上，因而对于需周期性地修改被存储的代码和 数据表的应用场合，以及作为一种高密度的、非易失的数据存储介质 FLASH 是理想的器件选择。 在我们设计的系统中，处理器是 Openrisc1200，所用的 FLASH 是 AMD 与富士公司的 Am29LV160D 芯片。利用 FPGA 实现接口，由于 Openrisc1200（OR1200）采用 WISHBONE 总线，所以本设计的接口具有可移植性。 Am29LV160D 芯片特点 Am29LV160D 是一种仅需采用 3.0V 电源进行读写的闪存。该器件提供了 70ns、90ns、120ns 读取时间，无需高速微处理器插入等待状态进行速度匹配。为了消除总线竞争，芯片引入了片选 使能（CE#）,写使能（WE#）和输出使能（OE#）控制端口。芯片采用分块结构，非常适用于 要求高密度的代码或数据存储的低功耗系统。 ● 甚低功耗 工作在 5MHz 时, 电流典型值为： 睡眠模式下电流为 200nA； 备用模式下电流为 200nA； 读数据时为 9mA； 编程/擦除模式下电流为 20mA。 ● 灵活的分块结构 一个 16KB，两个 8KB，一个 32KB，和 31 个 64KB 块（字节模式）； 一个 8KB，两个 4 KB,一个 16 KB，和 31 个 32 KB 块（字模式）； 支持整个芯片擦除； 复杂的块保护特性。 ● 具有内部嵌入算法 内部嵌入擦除算法自动预编程和擦除整个芯片或任意块的组合； 内部嵌入算法自动将给定地址的数据写入芯片及对其校验。 ● 与 JEDEC 标准兼容 ● 具有硬件 RESET 复位与 Ready/Busy 擦写查询管脚 ● 具有擦除暂停与擦除继续功能 WISHBONE 总线简介 WISHBONE 总线规范是一种片上系统 IP 核互连体系结构。它定义了一种 IP 核之间公共的逻 辑接口 ，减轻 了系统组件集成的难度 ，提高了系统组件的可重用性、可靠性和可移植性 ，加快了 产品市场化的速度。WISHBONE 总线规范可用于软核、固核和硬核 ，对开发工具和目标硬件没 有特殊要求，并且几乎兼容所有的综合工具，可以用多种硬件描述语言来实现。 灵活性是 WISHBONE 总线的另一个优点。由于 IP 核种类多样 ，其间并没有一种统一的间接 方式。为满足不同系统的需要，WISHBONE 总线提供 了四种不同的 IP 核互连方式： 点到点（point-to-point） ，用于两 IP 核直接互连； 数据流（data flow）， 用于多个串行 IP 核之间 的数据并发传输； 共享总线（shared bus ） （见图1 ），多个 IP 核共 享一条总线； 交叉开关（crossbar switch） ，同时连接多个 主从部件 ，提高系统吞吐 量。 FLASH 接口的设计 由于OR1200 采用的是 WISHBONE 共享总线 ，其地址线为 32 位 ，数据线也为 32 位。设计中采用将低位与 FLASH 相 联接,并将接 口位度设计为 16 位。原理框图如图 2 所示。逻辑接 口部分采用 FPGA 来实现。系 统选用 Xilinx 公司最新推出的