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一个时钟异步切换无毛刺电路 原理如下图（为了方便简洁，去掉了rst_n） ? 波形是这样的 ? 代码就是根据电路图写的 1 /////////////////////////////////////////////////////////////////////////////////////////// 2 // DATE : Wed Jun 6 23:31:57 CST 2012 3 /////////////////////////////////////////////////////////////////////////////////////////// 4 module clk_sw( 5 input wire clk_a 6 , input wire clk_b 7 , input wire rst_n 8 , input wire sel 9 , output wire clk_o 10 ); 11 /////////////////////////////////////////////////////////////////////////////////////////// 12 // variable declaration 13 reg clk_a_en ; 14 reg clk_b_en ; 15 /////////////////////////////////////////////////////////////////////////////////////////// 16 // logic 17 always @(posedge clk_a or negedge rst_n) begin 18 if(~rst_n) clk_a_en = 1b0 ; 19 else clk_a_en = ~sel ~clk_b_en ; 20 end 21 always @(posedge clk_b or negedge rst_n) begin 22 if(~rst_n) clk_b_en = 1b0 ; 23 else clk_b_en = sel ~clk_a_en ; 24 end 25 assign clk_o = (clk_a clk_a_en) | (clk_b clk_b_en) ; 26 /////////////////////////////////////////////////////////////////////////////////////////// 27 28 endmodule // CREATED by poiu_elab@1207 29 30 /////////////////////////////////////////////////////////////////////////////////////////// ? testbench是这样的 1 /////////////////////////////////////////////////////////////////////////////////////////// 2 // DATE : Wed Jun 6 23:42:58 CST 2012 3 /////////////////////////////////////////////////////////////////////////////////////////// 4 `define CLK_A_CYCLE 23 5 `define CLK_B_CYCLE 47 6 module tb(); 7 /////////////////////////////////////////////////////////////////////////////////////////// 8 // variable declaration 9 reg clk_a ; 10 reg clk_b ; 11 reg rst_n ; 12 reg