华科电信多功能数字钟设计实验报告精选.docx

多功能数字钟设计实验报告院系：电子与通信工程学院姓名：班级：学号：指导教师：实验目标掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程熟悉EDA软件使用掌握Verilog HDL设计方法分模块、分层次数字系统设计实验内容要求基本功能能显示小时、分钟、秒钟（时、分用显示器，秒用LED）能调整小时、分钟的时间提高要求任意闹钟；（1分）小时为12/24进制可切换（1分）报正点数（几点钟LED闪烁几下）（1分）实验条件Xilinx工程环境，BASYS2实验板。实验设计1.设计分析数字钟大体上由2个60进制计数器，1个24进制计数器构成，中间有数据选择器进行连接。为实现提高功能，还需12进制计数和整点判断模块。下图为数字钟层次结构图。2.实验原理振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲。秒计数器计满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按24或12进制规律计数。计数器的输送译码显示电路，即可显示出数码（即时间）。计时出现误差时可以用校时电路进行校时和校分。小时显示（12\24）切换电路、仿电台报时、定时闹钟为扩展电路，只有在计时主体电路正常运行的情况下才能进行功能扩展。本实验采用Verilog HDL进行描述，然后用FPGA/CPLD实现，使用内部50MHz晶振作为时钟电路。3.逻辑设计实现上述功能的Verilog HDL 程序如下。实现基本功能的程序分为两层次四个模块，底层有3个模块构成，即6进制计数器模块，10进制计数器模块和24进制计数器模块，顶层有一个模块，他调用底层的3个模块完成数字中的计时功能。4.仿真波形Counter10：Counter6：Counter24：24进制时：12进制时：报时：总体波形：引脚代码：NET Light[0] LOC = F12;NET Light[1] LOC = J12;NET Light[2] LOC = M13;NET Light[3] LOC = K14;NET number[7] LOC = N13;NET number[6] LOC = L14;NET number[5] LOC = H12;NET number[4] LOC = N14;NET number[3] LOC = N11;NET number[2] LOC = P12;NET number[1] LOC = L13;NET number[0] LOC = M12;NET Second[0] LOC = M5;NET Second[1] LOC = M11;NET Second[2] LOC = P7;NET Second[3] LOC = P6;NET Second[4] LOC = N5;NET alarm1 LOC = N4;NET AMPM LOC = P4;NET baoshi LOC = G1;NET CP LOC = B8;NET EN LOC = P11;NET nCR LOC = L3;NET Adj_Min LOC = K3;NET Adj_Hour LOC = B4;NET AP LOC = G3;NET AC LOC = F3;NET Set_Min LOC = E2;NET Set_Hour LOC = N3;四．实验结果在BASYS2实验板上观察到时钟运行正常，清零功能以及暂停功能可以正确实现，可以正常校正时间以及切换12/24小时进制，整点报时和闹钟功能也能正确实现。实验总结本次实验需要使用Xilinx进行软件编译，通过这次实验，加深了对verilog语句的了解，了解了数字钟的工作原理以及对拓展功能如整点报时的原理。实验中几乎完全为软件编译代码，需要有一个非常准确的布局观念以及一个正确的流程认知，这就运用到了分层次设计的方法，这种方法对我们以后的硬件设计有着非常大的帮助。变异过程非常容易出错，所以要有耐心、细心以及毅力才能完成整个实验，正确进行仿真，然后下载软件到板子上进行结果观察。总而言之，通过这次试验我收获颇丰。