第二章 可编程并行接口芯片8255A.pdf

电力工程学院·计算机接口技术 第二章 可编程并行接口芯片 8255A 常用的三态缓冲器和锁存器 74LS244/254、74LS273/373 等是不可编程的并行接口电路芯片，而 Intel 公司为配合自己的处理器芯片，设计开发了 8255A、8155A 等可编程并行接口芯片，本章介绍可编程并 行接口芯片 8255A。 1 8255A 的内部结构和引脚功能 1. 1 8255A 内部结构 8255A 的内部结构如图 1 所示，它由以下几部分组成： (1)数据端口 A 、B、C(A 口、B 口、C 口) 8255A 有 A 、B 、C 共 3 个输入/输出端口，用来与外设相连，进行数据信息、状态信息的交换。每个 端口均为 8 位，可作为输入端口或输出端口。其中： A 口：包含一个8 位数据输出锁存器/缓冲器和一个 8 位数据输入锁存器，因此 A 口无论作为输入口 或输出口，其数据均能受到锁存。 B 口：包含一个8 位数据输出锁存/缓冲器和一个 8 位数据输入缓冲器。 C 口：包含一个8 位数据输出锁存/缓冲器和一个 8 位数据输入缓冲器。C 口可以作为一个独立的I/O 口，也可分为两个 4 位端口(上半部和下半部) ，作为数据输入/输出端口，或作为控制状态端口，配合端 口A 、B 工作。 (2)A 组和 B 组控制逻辑 A 口和C 口的高4 位(PC7～PC4)构成 A 组，由 A 组控制逻辑电路进行控制； B 口和C 口的低4 位 (PC3～PC0)构成 B 组，由 B 组控制逻辑电路进行控制。 这两个控制电路内部有控制寄存器，用来接收数据总线送来的方式控制字和读/写控制信号，并按方 式控制字确定各端口的工作方式。它也可以根据 CPU 的 C 口按位置位/复位控制字对 C 口的每一位实现 按位“置位”或“复位”控制。 (3)数据总线缓冲器 数据总线缓冲器是一个 8 位双向、三态缓冲器，可直接与 CPU 系统数据总线相连，是 8255A 与 CPU 之间的接口。所有输入/输出数据、CPU 发出的控制字以及从外设读入的状态信息，都通过它传送。 (4)读/写控制逻辑电路 读/写控制逻辑电路负责管理 8255A 的数据传输过程，控制 8255 内部的各种操作。它接收来自CPU 的地址信号和控制信号，转变为各种命令送到A 、B 组控制逻辑电路进行相应的操作。 CS 是片选信号，用于芯片选择，地址线 A1 、A0 用于端口寻址，RD 、WR 用来决定内部和外部 数据总线信息传送的方向，RESET 用来使 8255A 复位。 RD WR CS 图 1 8255A 的内部结构 第 1 页 共 10 页 电力工程学院·计算机接口技术 1.2 8255A 引脚功能 8255A 芯片采用 NMOS 工艺制造，40 引脚双列直插式(DIP)封装，如图 2 所示。除了电源和地外， 其他引脚可分为与 CPU 连接和与外设连接的引脚。 (1)与 CPU 连接的引脚 D7～D0 ：双向、三态数据线，和CPU 系统数据总线相连。 CS ：片选信号，输入、低电平有效。当CS 为高电平时，数据总线缓冲器处于高阻状态(数据总线缓 冲器与系统数据总线脱开) 。当CS 有效时(低电平)，CPU 可以对 8255A 某端口进行读/写操作。 A1 和 A0 ：端口地址选择信号，输入。8255A 内部有3 个输入/输出数据端口和 1 个控制端口共 4 个 端口，由 A1 和 A0 加以选择，A1A0 为 00 时，选中 A 口；01 时选中 B 口；10 时选中 C 口；11 时选中 控制口。 RD ：读信号，输入、低电平有效。 WR ：写信号，输入、低电平有效。 RESET ：复位信号、输入、高电平有效。当RESET=1 时，清除所有内部寄存器的内容，并将A 、B 、 C 口自动设为方式0 下的输入端口。 (2)与外设连接的引脚 PA7~PA0 ：端口A 的输入/输出线，双向、三态。 PB