第7讲 时序逻辑.ppt

数字集成电路 时序逻辑 命名规则 In our text: 锁存器 a latch is level sensitive 寄存器 a register is edge-triggered There are many different naming conventions 触发器 For instance, many books call edge-triggered elements flip-flops This leads to confusion however 锁存器（Latch）和 寄存器（ Register） 锁存器（Latches） Latch-Based Design Timing Definitions(锁存器) Timing Definitions(寄存器) Maximum Clock Frequency 7.2 静态锁存器和寄存器7.2.1正反馈: 双稳态原理 亚稳态（Meta-Stability） 向静态锁存器写入一个值 7.2.2多路开关型锁存器 多路开关型锁存器－传输门构成 多路开关型正锁存器－NMOS传输管构成 7.2.3主从式边沿触发寄存器 主从式寄存器 Clk-Q Delay Setup Time 减小了时钟负载的主从式寄存器  非理想时钟 解决办法－伪静态两相位D寄存器 7.2.5使用强信号直接写数据－静态SR触发器 交叉耦合的 NAND Sizing Issues 信号存储原理 7.3.1 动态边沿触发寄存器 把 动态锁存器变为伪静态锁存器 7.3.2 C2MOS－时钟控制CMOS寄存器 对时钟重叠不敏感－ C2MOS 基于C2MOS的双边沿触发寄存器 Other Latches/Registers: TSPCR7.3.3真单相钟控锁存器 Including Logic in TSPC TSPC Register 7.5 优化时序电路的方法——流水线 Latch-Based Pipeline 非双稳时序电路─ Schmitt Trigger Noise Suppression using Schmitt Trigger CMOS Schmitt Trigger Schmitt Trigger Simulated VTC CMOS Schmitt Trigger (2) 7.6.2单稳时序电路：信号翻转、脉冲 Monostable Trigger (RC-based)脉冲触发 不稳电路 (Oscillators) Voltage Controller Oscillator (VCO) Differential Delay Element and VCO 双稳电路 锁存器、寄存器、触发器 储存原理 时钟偏差 不稳电路 画出实现以下逻辑的互补CMOS晶体管图，(1)确定使其输出特性与反相器相似时的晶体管尺寸（反相器的Wp/Lp=6,Wn/Ln=2）；(2)指出使上升和下降延时最好和最坏时的输入信号组合。 分析图(1)电路的工作特性，画出时钟信号和输入信号如图(2)所示时中间节点x和输出Q的时序图，并分析该电路的建立时间和保持时间分别是多少. Negative latch (transparent when CLK= 0) Positive latch (transparent when CLK= 1) AND latch Example: logic inside the latch A B A B 1、工作原理 2、时间参数 3、竞争问题 Reference Pipelined Log( a+b ) VTC with hysteresis Restores signal slopes Moves switching threshold of the first inverter 2.5 V M - V M + V in (V) Voltage-transfer characteristics with hysteresis. 2.0 1.5 1.0 0.5 0.0 0.0 0.5 1.0 1.5 2.0 2.5 Vx The effect of varying the ratio of the PMOS device M 4 . The width is k * 0.5 m. m 2.5 V x (V) k = 2 k = 3 k = 4 k = 1 V in (V) 2.0 1.5 1.0 0.5 0.0 0.0 0.5 1.0 1.5 2.0 2.5 Vx 0 1 2 N-1 Ring Oscillator simulated response of 5-stage oscillator two stage VCO v 1 v 2