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第7章 不同抽象级别的 VerilogHDL模型 7.1 门级结构描述 1、门类型（共26个） and nand or nor xor xnor buf not 引用声明举例： and #10 and0 ( f, a, b, c, d ); 输入 延时 输出 门类型 实例名 例7-1 用基本逻辑门构成D触发器 例7-1 用基本逻辑门构成D触发器 module flop(data, clock, clear, q,qb); input data, clock, clear; output q,qb; nand #10 nd1(a,data,clock,clear), nd2(b, data,clock), nd4(d,c,b,clear), nd5(e,c,nclock), nd6(f,d,nclock), nd8(qb,q,f,clear); nand #9 nd3(c,a,d), nd7(q,e,qb); not #10 iv1(ndata,data), iv2(nclock,clock); endmodule 2 、由已设计完成的模块构成更高层次的 模块 例7-2 ：由触发器构成的4位寄存器 例7-2 ：由触发器构成的4位寄存器 `include “flop.v” module hardreg(d,clk,clrb,q); input clk,clrb; input[3:0] d; output[3:0] q; flop f1(d[0],clk,clrb,q[0],),f2(d[1],clk,clrb,q[1],), f3(d[2],clk,clrb,q[2],),f4(d[3],clk,clrb,q[3],); endmodule 7.2 数据流建模 ♦assign声明语句 ♦延迟语句 ♦定义表达式、操作符和操作数 ♦assign声明语句 • 连续赋值 assign out = i1 i2; assign addr[15:0] = addr1_bits[15:0] ^ addr2_bits[15:0]; assign {c_out, sum[3:0]} = a[3:0] + b[3:0] + c_in; • 隐式连续赋值 wire out; assign out = in1 in2; 等价于 wire out = in1 in2; • 隐式线网声明 wire i1, i2; assign out = i1 i2; ♦延迟语句 •普通赋值延迟 assign #10 out = in1 in2; •隐式连续赋值延迟 wire #10 out = in1 in2; 等价于 assign #10 out = in1 in2; •线网声明延迟 wire # 10 out; assign out = in1 in2; 等价于 wire out; assign #10 out = in1 in2; ♦定义表达式、操作符和操作数 •表