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九_VHDL语句1
EDA技术实用教程;9.1 顺序语句;;;9.1.4 LOOP语句;【例9-4】
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY p_check IS
PORT ( a : IN STD_LOGIC_VECTOR (7 DOWNTO 0);
y : OUT STD_LOGIC );
END p_check；
ARCHITECTURE opt OF p_check IS
SIGNAL tmp ：STD_LOGIC ；
BEGIN
PROCESS(a)
BEGIN
tmp =0;
FOR n IN 0 TO 7 LOOP
tmp = tmp XOR a(n);
END LOOP ;
y = tmp;
END PROCESS;
END opt; ;【例9-5】
SIGNAL a, b, c : STD_LOGIC_VECTOR (1 TO 3);
...
FOR n IN 1 To 3 LOOP
a(n) = b(n) AND c(n);
END LOOP;;library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
use IEEE.std_logic_arith.all;
entity chuan_bing is
port(load : in std_logic;
d_in : in std_logic;
d_out:buffer std_logic_vector(7 downto 0);
clk :in std_logic);
end chuan_bing;
architecture arch of chuan_bing is
signal l : std_logic_vector(7 downto 0);
;begin
process(clk)
begin
if(clkevent and clk=1) then
l(0)=d_in;
if(load=0) then
for i in 6 downto 0 loop
l(i+1)=l(i);
end loop;
else
d_out=l;
end if;
end if;
end process;
end arch;
;LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT IS
PORT (CLK : IN STD_LOGIC;
CQ : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);
COUT : OUT STD_LOGIC );
END CNT;
ARCHITECTURE behav OF CNT IS
BEGIN
PROCESS(CLK)
VARIABLE CQI : STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
if CLKEVENT AND CLK=1 THEN
CQI := CQI + 1;
END IF;
IF CQI =111 THEN COUT = 1;
ELSE COUT = 0;
END IF;
CQ = CQI;
END PROCESS;
END behav;
;Evaluation only.
Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0.
Copyright 2004-2011 Aspose Pty Ltd.;9.1.5 NEXT语句;9.1.6 EXIT语句;9.1.7 WAIT语句;9.1.7 WAIT语句;【例9-11】
...
PROCESS
BEGIN
WAIT UNTIL clk =1;
ave = a;
WAIT UNTIL clk =1;
ave = ave + a;
WAIT UNTIL clk =1;
ave = ave + a;
WAIT UNTIL clk =1;
ave = (ave + a)/4 ;
END PROCESS ;;【例9-
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