八_VHDL基本语句.pptVIP

EDA技术实用教程;8.1 顺序语句; 在用VHDL语言描述系统硬件行为时，按语句执行顺序对其进行分类，可分为顺序语句和并行语句（或称并发语句）。 顺序语句：指每条顺序语句的执行（指仿真执行）顺序是与它们的书写顺序基本一致，它们只能出现在进程和子程序（包括函数和过程）中。 VHDL有六类基本顺序语句：赋值语句、流程控制语句、等待语句、子程序调用语句、返回语句、空操作语句。;一、赋值语句 1、功能：将一个值或一个表达式的运算结果传递给某一数据对象，如信号、变量或由此组成的数组。 2、分类和组成：分为信号赋值语句和变量赋值语句两种，每一种赋值语句都由三个基本部分组成，即赋值目标、赋值符号、赋值源。 （1）赋值目标：是所赋值的受体，其基本元素只能是信号或变量，但表现形式可以有多种，如文字、标识符、数组等。 （2）赋值符号：只有两种，信号赋值符号是“=”，变量赋值符号是“:=”。 （3）赋值源：是赋值的主体，它可以是一个数值，也可以是一个逻辑或运算表达式。 VHDL规定：赋值目标与赋值源的数据类型必须严格一致。;; 注： 10 IF语句中至少应有一个条件句，“条件句”可是一个BOOLEAN类型的标识符，如IF al THEN …,或是一个判别表达式，如IF ab+1 THEN…,判别表达式输出的值，即判断结果的数据类型是BOOLEAN。 20 IF语句根据条件句产生的判断结果是true或是false,有条件地选择执行其后的顺序语句。;;多条件选择值的一般表达式为： 选择值 [ |选择值 ]; 注：使用CASE语句注意事项： （1）条件句的选择值必须在表达式的取值范围内； （2）除非所有条件句中的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句中的选择必须用“OTHERS”表示，它代表已给的所有条件句中未能列出的其它可能的取值。关键词OTHERS只能出现一次，且只能作为最后一种条件取值。 （3）CASE语句中每一条件句的选择值只能出现一次，不能有相同选择值的条件语句出现。 （4）CASE语句执行中必须选中且只能选中所列条件语句中的一条（这表明CASE语句中至少包含一个条件语句）。 例9-1描述的4选1选择器是用IF语句和CASE语句共同完成的，它是根据4位输入码确定输出中哪一位输出为1，选择表达式的数据类型是整数型。; 【例8-1】 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY mux41 IS PORT (s4，s3, s2，s1 : IN STD_LOGIC; z4，z3, z2，z1 : OUT STD_LOGIC); END mux41； ARCHITECTURE activ OF mux41 IS SIGNAL sel : INTEGER RANGE 0 TO 15; BEGIN ;PROCESS (sel ，s4，s3，s2，s1 ) BEGIN sel= 0 ; -- 输入初始值 IF (s1 =1) THEN sel = sel+1 ; ELSIF (s2 =1) THEN sel = sel+2 ; ELSIF (s3 =1) THEN sel = sel+4 ; ELSIF (s4 =1) THEN sel = sel+8 ; ELSE NULL; -- 注意，这里使用了空操作语句 END IF ; z1=0 ; z2=0; z3=0; z4=0;--输入初始值 CASE sel WHEN 0 = z1=1 ; -- 当sel=0时选中 WHEN 1?3 = z2=1 ; -- 当sel为1或3时选中 WHEN 4 To 7?2 = z3=1;-- 当sel为2、4、5、6或7时选中 WHEN OTHERS = z4=1 ; -- 当sel为8～15中任一值时选中 END CASE ； END PROCESS ； END activ ；;【例8-2】CASE语句使用中容易发生的错误 SIGNAL value : INTEGER RANGE 0 TO 15; SIGNAL out1 : STD_LOGIC ; ... CASE value