4对1多工器.PPT

數位邏輯設計與實習 Ch07 Verilog語法 CAD –電腦輔助設計 數百萬個電晶體與邏輯閘 支援電路之電腦基本陳述的軟體程式 利用自動化設計程序輔助數位硬體電路的開發 設計入門 電路圖抓取 (schematic capture) 或電路圖繪製 (schematic entry) 硬體描述語言 (hardware description language, HDL) Verilog, VHDL 模擬 實體實現 ASIC, FPGA, PLD 硬體描述語言(HDL) 一種以計算機為基礎而用文字的形式來描述數位系統硬體電路的語言： 硬體結構 功能/行為 時序 VHDL 與 Verilog HDL A Top-Down Design Flow 簡介 Verilog HDL 由 Gateway 公司所提出。 用來描述硬體設計，從硬體的概念出發。 語法與 C 語言類似，容易學習。 RTL( Register Transfer Language) Verilog HDL: IEEE Standard (IEEE 1364 - 1995 ~ IEEE 1364 - 2001) 識別字(Identifiers) 在 Verilog 電路描述中，識別字可用於定義變數名稱、函數名稱、模組名稱與物件實例 (instance) 名稱。 識別字的命名規則： 第一個字元必須是英文字母。 第二個之後的字元可以是英文字母、數字、底線 ( _ ) 或是錢字號 ($)。 識別字的長度沒有限制。 識別字有區分英文大小寫。 關鍵字(Keywords) 關鍵字是用來描述Verilog的電路架構。 Ex input adder_in; //”input”是關鍵字， ”adder_in” 是識別字 wire adder_out; //”wire”是關鍵字，”adder_out”是識別字 所有的關鍵字必須使用英文小寫字母來表示。 常見的關鍵字有 always negedge posedge begin end assign wire integer function endfunction module endmodule for if else inout input output and buf nand nor not or xnor xor 註解(Comments) 單行註解 使用「//」作為開始符號。 結束符號為換行符號 (end_of_line)。 多行註解 使用「/*」作為開始符號。 使用「*/」作為結束符號。 接線(Nets) wire a; //宣告有一條接線叫做a wire [15:0] data_bus;// 宣告data_bus為16 bit的連接線 暫存器(registers) reg R; //宣告一個變數R為暫存器 reg [7:0] r0; //宣告一個寬度為8位元的r0暫存器 有記憶功能的線 數字(number) integer real time integer count; real avg; count = 0; avg =1.23; 參數 parameter value1=9; parameter wordsize=16; reg [wordsize-1:0] data_bus; reg [15:0] data_bus; //同上 陣列與記憶體 資料型態長度變數名陣列大小 reg datareg[7:0]; integer [7:0] outint[15:0]; reg[7:0] mem256[255:0]; reg[15:0] mem_1024[1023:0]; 三態 inout[3:0] dbus; module tribuf(dbus,enable,value1); inout[3:0] dbus; input enable; input[3:0] value1; assign dbus =(enable==1) ? value1 : 4’bz; endmodule 數字表示規格 一樣的數值以不同的進制表示 8 //binary 8位元的二進位表示 8ha5; //hexadecimal 8位元的十六進位表示 8d165; //decimal 8位元的十進位表示 8o245; //octal 8位元的八進位表示 負數 -8’d3; //8bit以二補數法表示(-3) 4’d-2; //錯誤的寫法 數值 12’h13z; //一個z在十六進制代表四位元的高阻抗 12’h12x; //一個x在十六進制代表四位元的不