16乘16乘法器电路.docVIP

摘 要 随着现代数字技术的高速发展，乘法器在高速实时信号处理中特别是在数字信号处理和数字图像处理系统中起到了重要的作用。乘法器已经是现代计算机中必不可少的一部分。随着乘数和被乘数位数的增加，乘法器电路中的加法器位树也要相应的增加。通过研究CLA电路的特性，也可以在乘法器中开发出更快的加法阵列。纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器。这里介绍由十六位加法器构成的以时序逻辑方式设计的十六位乘法器，具有一定的实用价值，而且由FPGA\CPLD构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。其运算速度是决定逻辑运算单元(ALU)工作频率的关键，并在很大程度上决定了系统的性能。由于DSP芯片是串行执行，速度慢、功耗大，所以现在高速实时信号处理中一般采用FPGA\CPLD来进行并行处理。现在很多系统设计中，要求速度越来越快，功耗越来越小，因此研究高速低功率的乘法器相当重要。在此次课设中我将在modelsim的环境下完成十六位的乘法器的设计。 关键词 FPGA；加法器；Modelsim；锁存器,；移位寄存器 目 录 引言 1 1总体电路结构设计 2 1.1电路功能与性能 2 1.2关键功能电路设计 3 1.3电路接口 3 1.4电路功能框图 5 1.5验证方案 6 2模块的设计 7 2.1 输入信号处理模块设计 8 2.2 16位移位寄存器模块 9 2.3 16位计数器模块 9 2.4 输出信号处理模块 10 3 设计仿真与测试 11 3.1仿真与测试的功能列表 11 3.2 仿真平台构建和仿真结果 11 3.2.1 顶层仿真平台与激励 11 3.2.2 电路功能仿真结果 12 3.2.3 电路后仿真结果 14 3.3 测试环境的搭建与测试结果 15 3.3.1 测试环境模拟 15 3.3.2 电路测试结果 15 4 电路约束与综合实现 16 4.1 时序约束 16 4.2 引脚锁定约束 17 4.3 电路综合报告 18 4.4 设计实现与下载 19 结 论 20 参考文献 21 引言 随着数字电子技术的高速发展，EDA技术日益普及，可编程器件FPGA\CPLD也得到了广泛的应用。本次课程设计要完成十六位乘法器的电路仿真。 硬件乘法器，其基础就是加法器结构，其模型就是基于“移位和相加”的算法。在该算法中，乘数与被乘数都是16位，所以输出应为一个32位的数。所需器件，乘法运算控制电路控制乘法运算；16位加法计数器的输出值控制移位次数；16位移位寄存器控制被乘数右移；32位加法器进行乘数与锁存器中的数相加。采用时序逻辑设计方法，电路将部分已经得到的乘积结果右移，然后与乘积项相加并保存和值，反复迭代上述步骤直到计算出最终乘积。乘法运算控制电路的START信号的上升沿与高电平有两个功能，即32位寄存器清零和将被乘数ain加载至移位寄存器中；它的低电平则作为乘法使能信号[1]。乘法时钟信号从乘法运算控制电路的CLK输入。与此同时一16位加法计数器的输出值控制移位次数及何时将结果输出。当被乘数加载至16位右移寄存器后，随着每个时钟节拍，由低位至高位逐位移出。当被乘数移出位为1时，与门打开16位乘数bin在同一节拍进入16位加法器与上一次锁存在32位的寄存器的高16位进行相加，其和在下一时钟节拍的上升沿向右移一位锁进此锁存器中；当被乘数移出位为0时，与门全零输出，此时锁存器中的值在下一时钟节拍的上升沿向右移一位锁进此锁存器中。如此往复，直至16个时钟脉冲后，由乘法运算控制电路控制乘法运算过程自动中止，乘法控制电路输出高电平，点亮发光管，以示乘法结束。此时32位锁存器中的输出值即为最后乘积。 此乘法器的优点是节省芯片资源，它的核心元件只有一个16位加法器，其运算速度取决于输出时钟频率。 1总体电路结构设计 1.1电路功能与性能 16位乘法器的功能主要体现7个部分进行16*16的乘法计算但其设计原理可用来计算更多位的乘法计算。电路的具体功能可罗列如下： （1）乘法运算控制电路ARICTL输入一信号START，与其同步时钟。START信号的上升沿将32位锁存器清零，其高电平与CLK上升沿将被乘数加载至16位移位寄存器中,低电平作为乘法运算的使能信号。 （2）将START与CLK输出信号接入16位移位寄存器的LOAD与CLK输入接口，将乘数进行从高位到低位依次移出，其输出信号作为ANDARITH的一信号输入，控制把0