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第三章 时序逻辑电路分析 广东工业大学计算机学院 2 本章内容 数字逻辑电路分为两大类：组合电路、时序电路 3.1 概述 时序电路的基本概念及特点 、分类，逻辑功能的表示方法 3.2 锁存器及触发器 常见锁存器及触发器的工作原理、逻辑符号、功能特性 3.3 时序电路的分析与设计方法 时序电路的分析方法、设计方法 、设计举例 3.4 常用的时序逻辑电路 寄存器 ，计数器 3.5 时序逻辑电路的时序分析 时钟信号，建立时间、保持时间和最大传播延迟时间 ，稳态与亚稳态， 分辨时间 ，时钟偏差 ，并行 3 3.1 概述 4 3.1.1 时序电路的基本概念及特点 逻辑功能上的特点 任意时刻电路的稳定输出，不仅取决于该时刻各个输入变量的取值，而且还取决于电路原来的状态。 电路结构上的特点 通常包含组合电路和 存储电路（必不可少） 由具有记忆功能的锁存器或触发器构成 存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合电路的输出 典型的时序电路：计数器、读/写存储器、寄存器、移位寄存器、顺序脉冲发生器等 5 3.1.2 时序电路逻辑功能的表示方法 1．逻辑表达式 6 3.1.2 时序电路逻辑功能的表示方法 2．状态表 以表格的方式描述时序电路中状态转换的过程，又称状态转换真值表 3．状态图 通过几何图形方式，将时序电路的状态转换关系及转换条件表示出来，又称状态转换图 4．时序图 可反映出在时钟脉冲序列及输入信号的作用下，电路状态及输出状态随时间变化的波形 7 3.1.3 时序电路的分类 1．按触发器的时钟脉冲控制方式分类 同步时序电路 ：存储电路中所有的触发器状态的改变都是在同一个时钟脉冲（Clk）控制下同时发生 异步时序电路 ：存储电路中的触发器由两个或两个以上的Clk控制或没有Clk控制 2．按输出和输入的关系分类 Mealy型时序电路 ：输出信号不仅取决于存储电路的状态，而且还与输入直接有关系。即 Moore型时序电路 ：输出信号仅仅取决于存储电路的状态。即 8 3.2 锁存器及触发器 共同点：具有存储功能的 双稳态 元器件 不同点： 存储状态0态和1态均为稳定的状态 锁存器是电平敏感的存储元件 触发器是边沿触发的存储元件 锁存器 基本RS锁存器，D锁存器 ，门控D锁存器 触发器 D触发器 ，JK触发器， RS触发器 ，T触发器 带置位、清零端的触发器 ，触发器集成电路 9 3.2.1 锁存器 1．基本RS锁存器 （1）基本结构及工作原理 由一对或非门交叉耦合而成的基本锁存器原理图以及逻辑符号如下 : 10 3.2.1 锁存器 基本RS锁存器的工作原理 : ①输入信号S＝R＝0：输出为稳定的0态或1态 ② 输入信号S＝1、R＝0：输出状态为1态。即 ③ 输入信号S＝0、R＝1：输出状态为0态。即 ④ 输入信号S＝R＝1：Q＝0、 ＝0，此输出既非0态，也非1态，这种状态非锁存器的正常工作状态，应避免出现。 Qn： 接收信号之前 的状态（简称现态） Qn+1：接收信号之后的 状态（简称次态） 11 3.2.1 锁存器 （2）基本RS锁存器的特性表及特性函数 特性表：反映锁存器或触发器的次态（Qn+1）与现态（Qn）以及输入信号之间对应关系的表格。类似于真值表 。 特性函数：以逻辑表达式的方式反映锁存器或触发器的次态（Qn+1）与现态（Qn）以及输入信号之间函数关系。 12 3.2.1 锁存器 （3）基本RS锁存器时序图 t9 时刻：R=S=0，锁存器应保持为双稳态中的0态或1态 但∵ 前一时刻R=S=1，使Q＝0、 ＝0（非锁存器的正常状态） ∴ t9 时刻锁存器的状态无法确定，取决于两个或非门延迟的差异 图中虚线：表示这种不确定的状态 这种当两个有效信号同时撤销时所产生的状态不确定的情况称为竟态现象。 13 3.2.1 锁存器 （4）基本RS锁存器的特点 电路比较简单 是组成各种功能更为完善的锁存器及触发器的基本单元 输入信号直接控制着输出的状态（称为电平直接控制） 输入信号S、R之间有约束 14 3.2.1 锁存器 2．D锁存器 （1）基本结构及工作原理 ① 输入信号D＝0： ② 输入信号D＝1： （2）D锁存器的特性表及特性函数 15 3.2.1 锁存器 （3）D锁存器时序图 （4）D锁存器的特点 电平直接控制 不存在RS触发器的约束问题 具有置0及置1功能 16 3.2.1