第九章硬件描述语言VHDL.pptVIP

库（LIBRARY） 实体（ENTITY） 结构体（ARCHITECTURE ） 配置（CONFIGURATION） 9.2 VHDL的语言元素 9.2.2 数据对象 9.2.3 数据类型 9.2.4 运算符与操作符 关于括号：表达式中如果一串运算中的算符相同，且是AND,OR,XOR中的一种，则不需使用括号；如果一串运算中的算符不同或有这三种算符之外的算符，则必须使用括号。 操作数的数据类型必须是操作符所规定的数据类型。 严格遵循在基本操作符间操作数是同数据类型的规则。 注意运算符的优先级别；见讲义。 （1）算术运算符 2.2.5 属性（Attributes） 9.3.2 VHDL结构体的基本子结构 2.1.2.2 进程（ PROCESS ） 9.3 VHDL的基本描述语句 9.3.1 顺序描述语句 9.3.2 并发描述语句 9.3.1 顺序描述语句 信号代入语句 变量赋值语句 WAIT语句 IF语句 CASE语句 1、赋值语句（signal , variable） －将一个值或表达式的运算结果传递给某一数据对象。 2、WAIT语句 3、IF 语句 4、CASE语句:根据满足的条件直接选择多项顺序语句中的一项执行。 5、LOOP语句 6、NEXT语句:结束本次循环。 7、EXIT语句 8、RETURN语句 9、NULL语句 9.3.2 并发描述语句 PROCESS语句 并发信号代入语句 COMPONENT语句 GENERATE语句 2.4 VHDL结构体的三种描述方式 行为级描述方式 寄存器传输级（RTL）描述方式 结构级描述方式 设计过程几点注意 所有文件放在一个文件夹下，一个工程里。 工程名可以和最顶层文件名一致。层次之间名称不要冲突。 其余多个文件的编译和仿真等操作时需要将该文件置成顶层文件。 当对某个文件进行仿真或下载操作时，首先别忘记对该文件进行编译。 ARCHITECTURE g_shift4 OF shift4 IS COMPONENT dff PORT(d, clk : IN STD_LOGIC; q : OUT STD_LOGIC); END COMPONENT; SIGNAL z : STD_LOGIC_VECTOR(0 TO 4); BEGIN z(0)=a; g1: FOR i IN 0 TO 3 GENERATE ffx: dff PORT MAP(z(i),clk,z(i+1)); END GENERATE; b=z(4); END g_shift4; 格式2： 标号名：IF 条件 GENERATE [并发处理语句]； END GENERATE [标号名] ； 例2：k位移位寄存器（用IF-GENERATE语句） ENTITY shift IS GENERIC(k : integer:=4); PORT(a, clk : IN STD_LOGIC; b : OUT STD_LOGIC); END shift; ARCHITECTURE if_shift OF shift IS COMPONENT dff PORT(d, clk : IN STD_LOGIC; q : OUT STD_LOGIC); END COMPONENT; SIGNAL z : STD_LOGIC_VECTOR(1 TO (k-1)); BEGIN g1: FOR i IN 0 TO (k-1) GENERATE f1: IF i=0 GENERATE ffx:dff PORT MAP(a,clk,z(i+1)); END GENERATE f1; f2: IF i=(k-1) GENERATE ffx:dff PORT MAP(z(i),clk,b); END GENERATE f2; f3:IF i /= 0 AND i /= (k-1) GENERATE ffx:dff PORT MAP(z(i),clk,z(i+1)); END GENERATE f3; END GENERATE g1; END if_shift; d q clk d q clk d q clk d q clk Z(1) Z(3) Z(2) a clk b f0 f1 f2 f3 例10 双向移位寄存器（shift.vhd） shift clr load ctr sl sr clk d0 d7 q0 q7 q0 q1 q2