第六章计数器.ppt

三位二进制同步加法计数器 图6. 3.10 用T 触发器构成的四位同步二进制加法计数器 图6. 3.11 图6.3.10电路的状态转换图 返回 图6. 3.12 例6.3.10电路的时序图 返回 图6. 3.13  4位同步二进制计数器（模16）74161的逻辑图 返回 异步清零 同步置数 74161/74LS161的功能表 CP RD LD ET EP 工作状态 X X X 0 1 1 1 1 X 0 1 1 1 X X X X 0 X 1 0 1 1 置0 预置数 保持（C=0） 保持 计数 返回 异步清零 返回 同步置数 单时钟同步十六进制加/减计数器74LS191 返回 异步置数！ 图6. 3.17 同步十六进制加/减计数器74LS191的时序图 返回 图6. 3.18 双时钟同步十六进制加/减计数器74LS193 返回 异步置数！ 图6. 3.19 同步十进制加法计数器电路 返回 图6. 3.20 图6.3.19电路的状态转换图 返回 图6. 3.21   同步十进制加法计数器74160的逻辑图 返回 异步清零 同步置数 74LS160的功能表 CP RD LD ET EP 工作状态 X X X 0 1 1 1 1 X 0 1 1 1 X X X X 0 X 1 0 1 1 置0 预置数 保持（C=0） 保持 计数 注意：74LS160在计数到1001时输出一个计数进位脉冲 74LS161在计数到1111时输出一个计数进位脉冲 74LS160与74LS161 74LS160是同步十进制加法计数器 74LS161是同步十六进制加法计数器 74LS160 与74LS161的引脚排列相同 74LS160 与74LS161都采用同步置数、异步清零方式 74LS160在计数到1001时输出一个进位脉冲 74LS161在计数到1111时输出一个进位脉冲 图6. 3.22 同步十进制减法计数器电路 返回 图6. 3.23 图6.3.22电路的状态转换图 返回 图6. 3.24 单时钟同步十进制可逆计数器74LS190的逻辑图 返回 图6. 3.29 异步十进制加法计数器的典型电路 二---五---十进制计数器 图6. 3.31 二－五－十进制异步计数器74LS290的逻辑图 返回 R01= R02=1 S91·S92 = 0 ， Q3Q2Q1Q0=0000，清零S91=S92=1 R01·R02 = 0 ，Q3Q2Q1Q0=1001，置数S91·S92=0、 R01·R02 = 0 ，计数 74LS290功能表 复位输入 置位输入 时钟 输 出 R01 R02 S91 S92 CP Q3 Q2 Q1 Q0 1 1 1 1 0 X X 0 0 X 0 X X 0 X 0 0 X X 0 1 1 1 1 0 X X 0 0 X X 0 X X X X 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 计数 计数 计数 计数 图6. 3.42 环形计数器电路 图5. 3.46 图5.3.45电路的状态转换图 图6. 3.44 能自启动的环形计数器电路 特点： 电路简单 电路状态利用率低 时序逻辑电路设计的一般方法 用小规模标准逻辑电路（SSI）设计 门电路+触发器 用中规模标准逻辑电路（MSI）模块设计 译码器、数据选择器、计数器、移位寄存器等 采用软件编程ROM 采用可编程逻辑器件PLD PAL、GAL、CPLD、FPGA 用SSI设计时序逻辑电路的一般步骤 根据要求进行逻辑抽象，画出原始状态转换图，要求： 确定输入变量、输出变量以及它们的个数、确定输入变量、输出变量的含义 确定状态数目，给出状态编号 根据状态转换之间的关系及顺序，画出原始状态转换图 状态化简 等价状态 用SSI设计时序逻辑电路的一般步骤 状态分配 确定触发器的个数，状态编码 触发器类型选择 选择触发器类型，求出输出方程、状态方程，由选择的触发器类型写出驱动方程 作图 按照输出方程、驱动方程画出电路图 检查自启动 安装、调试