以加减法器实现之2的补數乘法器方案.PDFVIP

以加減法器實現之/ 2的補數乘法器 Implementation of a 2’s Complement Multiplier Using Adding/subtracting Circuits 王晟瑋(Cheng-Wei Wang) 劉偉行*(WeihSing Liu) 國立虎尾科技大學 國立虎尾科技大學 光電與材料科技研究所 電子工程系 milk_tea_boy@ whliu@.tw *通訊作者 2. 電路架構與工作原理 摘要 本論文提出利用傳輸閘設計之加/減法器實現 本論文所提出之乘法器電路均以傳輸閘實 現，如圖 1所示為一個以傳輸閘為基礎的 AND閘， 一種 4×4 ，2的補數之數位乘法器。相較於以標準 主要功能是將乘數與被乘數使其相乘。再藉由圖 2 CMOS 架構實現之乘法器，以傳輸閘設計之乘法器 之全加器進行各乘積之相加，以得到最後的運算總 具有運算速度較快以及可以有效縮小晶片面積之 值。其運算過程如圖 3所示。 優點。本電路經由 HSPICE電路模擬軟體模擬，在 使用 0.35微米 N-Well 2P4M的製程參數下，電路 操作頻率可達到 100MHz ，同時，當供應電壓為3.3 伏特時，瞬間最高消耗功率為 2.29mW 。 關鍵字： 傳輸閘、半加器、全加器、加 減法器、乘/ 法器。 1. 前言 圖 1.由傳輸閘設計之 AND閘及符號 乘法器是一般多媒體和數位訊號處理晶片中 最重要的運算器之一，因為它主宰這些晶片的運算 速度和面積大小。近年來，關於加法器的研究，一 直受到各界的矚目[4-9] ，由於加法器是乘法器的基 本建構單元(building block) ，因此提升加法運算的 速度，將會減少乘法運算的時間，進而提升整體運 算的速度。由於傳輸閘具有傳輸速度較快之優點 [10] ，且由傳輸閘所建構之邏輯電路，相較於基本 邏輯閘電路，使用的電晶體數量較少 [1-2] ，可達到 節省晶片面積之目的，因此本論文利用傳輸閘設計 數位加法器，並進ㄧ步利用數位加法器實現具有加 /減法器功能的組合電路以便執行加法和減法的運 算。而數位系統中經常以 的補數表示法來表示數2 字，所以本論文最後提出利用加減法器來實現一個/ 2的補數乘法器。電路設計的正確性將經由 HSPICE[3]電路模擬軟體進行驗證，其中模擬過程 所使用的製程為 N-well 0.35微米 2P4M的製程，模擬 圖 2.由傳輸閘設計之全加器電路圖 結果將可證明本電路之可行性。   圖 3. 2的 補數乘法過程 如果一個二進位數字要表示負數，一般有三種 一級的乘積項結果為”正時，且下一級乘積項也” ’ 表示方法，即 sign magnitude 、1的補數法 (1 s 為”正” ，則兩個數值會做相加的運算，相反的，若 ’ complement) 及 2的補數法 (2 s complement) 。三 上一級的乘積項結果為”正