FPGA 序列检测器.docVIP

实验六 序列检测器设计 示例程序和实验指导课件位置：\EDA_BOOK3_FOR_C35\chpt8\EXPT81_SCHK\工程:SCHK 1、 实验目的：用状态机实现序列检测器的设计，了解一般状态机的设计与应用。 2、 实验原理：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。例6-1描述的电路完成对序列数的检测，当这一串序列数高位在前(左移)串行进入检测器后，若此数与预置的密码数相同，则输出“A”，否则仍然输出“B”。 3、 实验内容： （1）利用QuartusII对例6-1进行文本编辑输入、建立工程。 （2）编译仿真。编译成功后，对该工程进行仿真，仿真波形如图6-1所示： 图6-1 时序仿真波形 引脚锁定及硬件下载。引脚锁定如图6-2 图6-2引脚锁定 建议选择电路模式No.8，用键7控制复位信号CLR；键6控制状态机工作时钟CLK；待检测串行序列数输入DIN接H14(左移，最高位在前)；指示输出AB(显示于数码管8)。下载后：①按实验板“系统复位”键；②用键2和键1输入2位十六进；③按键7复位(平时数码8指示显“B”)；④按键6(CLK) 8次，这时若串行输入的8位二进制序列码(显示于数码2/1和发光管D8相同，则数码8应从原来的B变成A，表示序列检测正确，否则仍为B。 4、 实验报告：根据以上的实验内容写出实验报告，包括设计原理、程序设计、程序分析、仿真分析、硬件测试和详细实验过程。 【例6-1】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SCHK IS PORT(DIN，CLK，CLR : IN STD_LOGIC; --串行输入数据位/工作时钟/复位信号 AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); --检测结果输出 END SCHK; ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 ; SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); --8位待检测预置数(密码=E5H) BEGIN D = ; --8位待检测预置数 PROCESS( CLK, CLR ) BEGIN IF CLR = 1 THEN Q = 0 ; ELSIF CLKEVENT AND CLK=1 THEN --时钟到来时，判断并处理当前输入的位 CASE Q IS WHEN 0= IF DIN = D(7) THEN Q = 1 ; ELSE Q = 0 ; END IF ; WHEN 1= IF DIN = D(6) THEN Q = 2 ; ELSE Q = 0 ; END IF ; WHEN 2= IF DIN = D(5) THEN Q = 3 ; ELSE Q = 0 ; END IF ; WHEN 3= IF DIN = D(4) THEN Q = 4 ; ELSE Q = 0 ; END IF ; WHEN 4= IF DIN = D(3) THEN Q = 5 ; ELSE Q = 0 ; END IF ; WHEN 5= IF DIN = D(2) THEN Q = 6 ; ELSE Q = 0 ; END IF ; WHEN 6= IF DIN = D(1) THEN Q = 7 ; ELSE Q = 0 ; END IF ; WHEN 7= IF DIN = D(0) THEN Q = 8 ; ELSE Q = 0 ; END IF ; WHEN OTHERS = Q = 0 ; END CASE ; END IF ; END PROCESS ; PROCESS( Q ) --检测结果判断输出 BEGIN IF Q = 8 THEN AB = 1010 ; --序列数检测正确，输