一种32位高速浮点乘法器设计.pdfVIP

第8 卷第9 期 电 子 与 封 装 第8 卷，第9 期 总 第65 期 Vol.8，N o .9 ELECTRONICS PACKAGING 2008 年9 月 电 路 设 计 一种32 位高速浮点乘法器设计* 1,2 1,2 1,2 周德金 ，孙 锋 ，于宗光 （1.江南大学信息工程学院，江苏无锡2 14036 ；2.中国电子科技集团公司第五十八研究所，江苏无锡2 14035 ） 摘　要：文章介绍一种32 位浮点乘法器软IP 的设计，其部分积缩减部分采用修正Booth 算法，部 分积加法采用4-2 压缩树结构，最终carry 、sum 形式部分积采用进位选择加法器完成，乘法器可以 进行32 位浮点数或24 位定点数的乘法运算。采用VerilogHDL RTL 级描述，采用SMIC 0.18 μm 工 艺库进行综合，门级仿真结果表明乘法器延时小于4 .05n s 。 关键词：浮点乘法器；Booth 编码；4-2 压缩器；进位选择加法器 中图分类号：TN702　 　　文献标识码：A　　　文章编号：1681-1070 （2008）09-0035-04 Design of a High Speed 32-bit Floating-point Multiplier ZHOU De-j in1,2, SUN Feng1,2, YU Zong-guang1,2 （1.Inf ormation Engineering Institute. Southern Yangtze University Wuxi 2 14036,China; 2. The 58th research Institute of CE CT, Wuxi 2 14035, China ） Abstract: A high-speed floating-point multiplier is presented in this paper. Modified booth algorithm and the 4- 2compress tree is designed to reduce the partial products to sum and carry vectors, Then a carry save adder is designed to convert the sum and carry vectors to final format. The multiplier is designed in Verilog HDL, synthesis with SMIC 0.18 μm library, the gate level simulation show the cycle time of the multiplier is less than 4.05ns. Key words:floating-point multiplier; booth-encoding; 4-2 compressor; CSA 本文设计一种高速浮点乘法器软IP 。首先介绍 1 引言 了乘法器系统结构，接着完成乘法器的软I P 设计， 进而对乘法器软IP 进行仿真与分析，最后给出结论。