西安邮电大学微机原理与汇编语言第3章.ppt

8086 CPU MX / MN CC ALE CLK READY BHE RESET A 19 /S 6 A 16 /S 3 AD 15 AD 0 8284A 时钟发生器 V CC 等待状态 产生器 地址锁存器 8282 (3片) 数据收发器 8286 (2片) STB OE 地址总线AB DEN R / DT 数据总线DB IO / M INTR INTA RD WR HOLD HLDA 控制总线CB RDY ~ ~ 图3.8 8086最小方式系统结构 V (＋5 V) ⑵ 最大方式下的基本配置 当8086CPU的MN／MX引脚接地时，8086CPU工作于最大方式，用于构成多处理机和协处理机系统。同最小方式下8086系统配置相比较，最大方式系统增加了一片专用的总线控制芯片8288。参考教材P47的介绍。 8086 CPU ＋5 V CLK READY 0 S RESET A 19 /S 6 A 16 /S 3 AD 15 AD 0 8284A 时钟发生器 V CC 等待状态 产生器 地址锁存器 8282 (3片) 数据收发器 8286 (2片) OE 地址总线AB 数据总线DB 控制总线CB 1 S 2 S 8288 总线 控制器 0 S 1 S 2 S CLK CEN AEN INTA IOB MRDC MWTC AMWC IORC IOWC AIOWC STB BHE 1 T OE MX / MN DEN R / DT ALE 图3.9 8086最大方式系统结构 3.2.4 8086微处理器的总线时序 1. 总线时序 ⑴ 指令周期 每条指令的执行由取指令、译码和执行等操作组成，执行一条指令所需要的时间称为指令周期(Instruction Cycle)，不同指令的指令周期是不等长的，一个指令周期由一个或若干个总线周期组成。 ⑵ 总线周期 8086CPU与外部交换信息总是通过总线进行的。CPU的每一个这种信息输入、输出过程所需要的时间称为总线周期(BusCycle)，一般一个总线周期由四个时钟周期组成。 ⑶ 时钟周期 时钟脉冲的重复周期称为时钟周期(Clock Cycle)。时钟周期是CPU的时间基准，由计 算机的主频决定。如8086的主频为5MHz，1个时钟周期就是200ns。 2. 几种基本时序 地址输出 地址/数据 缓冲 数据输入 地址输出 地址输出 地址/数据 数据输出 地址输出 T 1 T 2 T 3 T 4 T 1 T 2 总线周期 总线周期 CLK ( a ) T 1 T 2 T 3 T 4 T 1 T 1 T 1 T 1 T 1 T 2 T 3 总线周期 空闲状态 总线周期 ( b ) T 1 T 2 T 3 T 4 T 1 CLK ( c ) READY T W T 4 ⑴ 总线读操作时序 当8086 CPU 进行存储器或I/O端口读操作时，总线进入读周期。基本的读周期由4个时钟周期组成:T1、T2、T3和T4。CPU在T3到T4之间从总线上接收数据。当所选中的存储器和外设的存取速度较慢时，则在T3和T4之间将插入1个或几个等待周期TW。图3.3是8086最小方式下的总线读操作时序图。下面对图中表示的读操作时序进行说明。 AD15～AD0 A19/S6～A16/S3 ALE M/IO CLK RD DT/R DEN BHE/S7 高为读内存 低为读I／O 地址 状态输出 地址输出 数据输入 T1 T2 T3 T4 TW ① ② ② ③ ④ ⑤ ⑥ ⑦ ⑧ ⑨ ⑩ BHE输出 图3.3 8086读周期的时序 ⑵ 总线写操作时序 总线写操作就是指CPU向存储器或I／O端口写入数据。图3.4是8086在最小模式下的总线写操作时序图。 总线写操作时序与总线读操作时序基本相同，但也存在以下不同之处： AD15～AD0 A19/S6～A16/S3 ALE M/IO CLK WR DT/R DEN BHE/S7 高为读内存 低为读IO 地址 状态输出 地址输出 数据输出 T1 T2 T3 T4 TW ① ② ② ③ ④ ⑤ ⑥ ⑦ ⑧ ⑨ ⑩ BHE输出 图3.4 8086写周期的时序 (a) 对存储器或I／O端口操作的选通信号不同。总线读操作中，选通信号是RD，而总线写操作中是WR。 (b) 在T4状态中，AD15?AD0上地址信号消失后，AD15?AD0的状态不同。总线读操作中，此时AD15? AD0进入高阻状态，并在随后的状态中保持为输入方向；而在总线写操作中，此时CPU立即通过AD15?AD0输出数据，并一直保持到T4状态