集成触发器及其应用电路设计.docxVIP

华中科技大学《电子线路设计、测试与实验》实验报告实验名称：集成运算放大器的基本应用院（系）：自动化学院地点：南一楼东306实验成绩：指导教师：汪小燕2014年6月7日一、实验目的（1）了解触发器的逻辑功能及相互转换的方法。（2）掌握集成JK触发器逻辑功能的测试方法。（3）学习用JK触发器构成简单时序逻辑电路的方法。（4）熟悉用双踪示波器测量多个波形的方法。（5）学习用Verliog HDL描述简单时序逻辑电路的方法，以及EDA技术。二、实验元器件及条件双JK触发器CC4027 2片；四2输入与非门 CC4011 2片；三3输入与非门 CC4023 1片；计算机、MAX+PLUSII 10.2集成开发环境、可编程器件实验板及专用电缆。三、预习要求（1）复习触发器的基本类型及其逻辑功能。（2）掌握D触发器和JK触发器的真值表及JK触发器转化成D触发器、T触发器、触发器的基本方法。（3）按硬件电路实验内容（4）（5），分别设计同步3分频电路和同步模4可逆计数器电路。四、硬件电路实验内容（1）验证JK触发器的逻辑功能。（2）将JK触发器转换成T触发器和D触发器，并验证其功能。（3）将两个JK触发器连接起来，即第二个JK触发器的J、K端连接在一起，接到第一个JK触发器的输出端Q，两个JK触发器的时钟端CP接在一起，并输入1kHz正方波，用示波器分别观察和记录CP、、的波形（注意它们之间的时序关系），理解2分频、4分频的概念。（4）根据给定的器件，设计一个同步3分频电路，其输出波形如图所示。然后组装电路，并用示波器观察和记录CP、、的波形。（5）根据给定器件，设计一个可逆的同步模4计数器，其框图如图所示。图中，M为控制变量，当M=0时，进行递增计数，当M=1时，进行递减计数；、为计数器的状态输出，Z为进位或借位信号。然后组装电路，并测试电路的输入、输出波形。五、实验结果及分析5.1 三分频电路（1）根据三分频电路的功能，得到状态转换真值表如下：000101011011100011得到激励方程：输出方程：按照上述分析，得到实验电路图如下：（2）按照上述设计电路，插板实验得到示波器的图形如下：（3）结果分析 从图上可以看出，同步三分频电路较好的将原输入信号的频率减为原来的 1/3，且实现了状态真值表的功能。5.2 同步模4计数器（1）功能简介、为计数器状态，为输入控制端，当时，进行递增计数，当时，进行递减计数。为输出进位或借位信号。（2）状态转换真值表根据电路功能及触发器的性质，状态转换真值表如下：0000100X1X0101001XX1100110X01X110001X11X111100X0X1101010X11X0110000XX1根据真值表作卡诺图化简得激励方程为：输出方程为：根据激励方程及输出方程，作出电路图如下：（3）连接电路后，示波器观察的波形如下:当时，波形实现了递增计数功能，触发方式选择下降，得到实验波形如下，Q1，CP波形如下：Q1，Q0波形如下：Q1与进位退位信号Z波形如下：当时，波形有递减计数功能，触发方式选择上升。Q1 与CP波形：Q1与Q0波形：Q1 与进位信号Z波形：（4）注意事项1.实验中需观察多个波形，故需选定某一波形为基准信号，其他信号通过与该信号比对判断结果是否错误。2.注意示波器触发选项，为使触发器从“零”开始工作，需要选择触发设置的信号端及触发选项（上升、下降）。3.同步模4技术实验连线较复杂，需准备足够导线及相应集成电路，连线时要有耐心。5.3、十进制加减可逆计数器设计（附加实验题，未做）设计方案 在十进制计数体制中，每位数都可能是0，1，2，?，9十个数码中的任意一个，且“逢十进一”。根据计数器的构成原理，必须由四个触发器的状态来表示一位十进制数的四位二进制编码。而四位编码总共有十六个状态。所以必须去掉其中的六个状态，至于去掉哪六个状态，可有不同的选择。这里考虑去掉1010～1111六个状态，即采用8421BCD码的编码方式来表示一位十进制数。8421BCD码异步十进制加计数器: 用JK主从触发器组成的一位异步十进制加计数器如图所示。 1、电路结构: 由四个JK主从触发器组成，其中FF0始终处于计数状态。Q0同时触发FF1和FF3，Q3反馈到J1，Q2Q1作为J3端信号。 2、工作原理: (1)工作波形分析法由逻辑图可知，在FF3翻转以前，即从状态0000到0111为止，各触发器翻转情况与异步二进制递增计数器相同。第八个脉冲输入后，四个触发器状态为1000，此时Q3＝0，使下一个FF0来的负阶跃电压不能使FF1翻转。因而在第十个脉冲输入后，触发器状态由1001变为0000，而不是1010，从而使四个触发器跳过1010～1111六个状态而复位到原始