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实验六 vhdl语言层次化法组合电路编程实验
实验六 VHDL语言层次化法组合电路编程实验 * * 掌握顶层VHDL语言设计和元件模块调用方法。 一、实验目的 二、实验预习要求 了解TOP-DOWN层次设计方法基本设计思想。 三、实验要求 说明设计过程，输入设计程序，下载测试验证。 四、实验内容 基础实验： 1.试用一位半加器模块和或门模块设计1个1位全加器电路； 提高实验： 2.试用1位全加器设计1个8位全加器电路。 1.全加器设计 (1)半加器设计 ①输入设计 五、实验步骤 ②编译 ③时序仿真 ④入库 (2)或门设计 ①输入设计 ②编译 ③时序仿真 ④入库 (3)全加器设计 ①输入设计 ②编译 ③时序仿真 ④下载测试 2. 8位全加器设计 (1)1位全加器设计 ①输入设计 ②编译 ③时序仿真 ④入库 (2)8位全加器设计 ①输入设计 ②编译 ③时序仿真 ④下载测试 六、实验报告要求 写出顶层和模块程序，总结层次化设计到最后下载测试的整个过程，画出仿真图，总结说明实验结果。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY OR2A IS PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END OR2A; ARCHITECTURE or1 OF OR2A IS BEGIN c=a OR b; END or1; 二输入或门 七、参考程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY H_ADDER IS PORT (A,B :IN STD_LOGIC; CO,SO:OUT STD_LOGIC); END H_ADDER; ARCHITECTURE half1 OF H_ADDER IS BEGIN SO=A AND B; CO=A XOR B; END half1; 1位半加器 *
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