8086及各种器件.doc

AD15?~??AD0（Address/Data）?地址/数据分时复用引脚，双向、三态?。 A19/S6?~?A16/S3（Address/Status）?(35?~?38)地址/状态分时复用引脚，输出、三态?。 ALE（Address?Latch?Enable）?(25)地址锁存允许，输出、高电平有效，是微处理器提供给地址锁存器8282/8283的控制信号(不能悬空)。当其有效时，表示地址线上的地址信息有效，利用他的下降沿把地址A0~A19上的地址信号和BHE信号所存在由8282组成的地址锁存器。 ? IO*?/M（Input?and?Output/Memory）?(28)?I/O或存储器访问，输出、三态?。高电平访问存储器低电平访问I/0口。 WR*（Write）?(29)??写控制，输出、三态、低电平有效。 RD*（Read）?(32)?读控制，输出、三态、低电平有效?。 DEN*（Data?Enable）?(26)??数据允许，输出、三态、低电平有效。当DEN有效时，表示CPU准备好接收和发送数据。 ? DT/R*（Data?Transmit/Receive）?(27)数据发送/接收，输出、三态高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）?? READY?(22)?存储器或I/O口就绪，输入、高电平有效如果测到高有效，表示存储器或i/O口对读写操作准备就绪，在下一个时钟周期内酱数据置入到数据总线上（输入时）或从数据总线上取走数据（输出时）。无论输入输出，CPU及器总线控制逻辑将在下一个时钟周期后完成总线周期。如果测到无效，CPU将插入等待周期Tw?直到READY信号有效为止。 INTR（Interrupt?Request）?(18)?可屏蔽中断请求，输入、高电平有效?。当其有效时，表示外部有中断请求。CPU在每条指令最后的时钟周期对INTR进行测试，以便决定现行指令执行完成后是否响应中断。CPU对可屏蔽中断的响应受到中断响应标志位IF状态的影响。只在IF为1时才响应中断请求。 INTA*（Interrupt?Acknowledge）?(24)?可屏蔽中断响应，输出、低电平有效。处理器发出的中断相应信号，发向曾经发来INTR的中断控制逻辑，在相邻的两个总线周期中输出两个负脉冲。? NMI（Non-Maskable?Interrupt）?(17)?不可屏蔽中断请求，输入、上升沿有效?。cpu对该中断请求不受标志寄存器中断允许标志位IF的影响。 HOLD??????(31)?总线保持（即总线请求），输入、高电平有效。系统中其他总线主控设备向CPU请求总线使用权的总线申请信号。CPU让出总线控制权后直到这个信号撤销后才恢复对总线的控制权。 ?HLDA（HOLD?Acknowledge）?(30)总线保持响应（总线响应），输出、高电平有效?。其引脚信号和HOLD信号相匹配。是CPU对系统中其他的总线主控设备请求总线使用权的应答信号。 RESET?????(21)复位请求，输入、高电平有效。（至少保持四个时钟周期），有效时，CPU清除IP,DS,ES,SS,标致寄存器和指令队列为0及置CS为0FFFFH。该信号结束后，CPU从存储器的0FFFF0地址开始读取和执行指令，系统加电或操作员在键盘上进行RESET操作时产生RESET信号。 ?MN/MX*（Minimum/Maximum）?(33)?工作方式控制线，输入??接高电平时（+5V电源），8086引脚工作在最小模式；反之(接地)，8086工作在最大模式 TEST*?????(23)?测试，输入、低电平有效?CPU引脚是系统总线的基本信号?可以分成三类信号? ?16位数据线：D0?~?D15? ?20位地址线：A0?~?A19? 控制线：??ALE、IO/M*、WR*、RD*、READY???INTR、INTA*、NMI，HOLD、HLDA???RESET、CLK、Vcc、GND  BHE与A0组合状态 操作 使用的数据引脚 读或写偶地址的一个字 AD15~AD0 读或写偶地址的一个字节 AD7~AD0 读或写奇地址的一个字节 AD15~AD8 读或写奇地址的一个字 AD15~AD0第一个总线周期放低位数据字节 AD7~AD0第二个总线周期放高位数据字节 M/IO,RD,WR组合 M/IO RD WR 传送类型 0 0 1 读 0 1 0 写 1 0 1 读存储器 1 0 写存储器 MR CP DX QX L H H X X H L L H L MR是复位引脚，低电平有效，当其为低电平有效时，输出QO~Q7全部输出为0，即全部复位。 当其为高电平时。CLK是锁存控制端，并且上升沿触发锁存，CLK脚有一个上升沿时，立即