高速浮点运算单元的FPGA实现.pdfVIP

第 35卷第 11期 信 息 化 研 究 Vol. 35 No. 11 2009年 11月 　　　　　　　　　　　　　　　 Inform atization R esearch　　　　　　　　　　　　　　　　　 Nov. 2009 高速浮点运算单元的 FPGA 实现 张小妍 ,邵 　杰 (南京航空航天大学信息科学与技术学院 ,江苏省南京市 2 100 16) 摘 　要 :运用流水线技术对单精度浮点乘法和加法运算单元进行了优化设计 。浮点加法器采用 了改进的双路径结构 ,重点对移位单元和前导 1检测单元的结构进行了优化 。浮点乘法器在对被乘 数进行 Booth编码后 ,采用改进的 4 2 压缩器构成 W allace 树 ,在简化逻辑的同时 ,提高了系统的吞吐 ( ) 率 。经过仿真验证 ,在 V irtex4 系列 FPGA 现场可编程门阵列 上 ,浮点加法器的最高运行速率达到 405 MHz,浮点乘法器的最高运行速率达到 429 MHz。 关键词 :浮点运算 ; FPGA ;流水线技术 中图分类号 : TN 9 11. 72 可满足处理精度要求 。单精度浮点数如图 1所示 。 0　引　言 S E [ 30 ∶23] M [ 22 ∶0] 浮点加法是数字信号处理中的一种非常频繁且非 图 1　IEEE 754单精度格式 常重要的操作 ,在现代数字信号处理应用中 ,浮点加法 S 为符号位 , S 为 1时表示负数 , S 为 0 时表示正 运算几乎占到全部浮点操作的一半以上 。浮点乘法器 数 ; E 为指数 ,取值范围为 [ 1, 254 ] , 0 和 255表示特殊 ( ) 是高性能 D SP 数字信号处理器 的重要部件 ,是实时 值 ;M 有 23位 ,再加上小数点左边一位隐含的 1总共 处理的核心 ,其速度直接影响 D SP 的速度 , 因此国内 24 位构成尾数部分 。由它表示的浮点数的值 V 可以 外学者对提高浮点乘加单元的性能进行了大量的研 表示为 : 究[ 15 ] 。浮点运算单元的设计主要是在速度和所 占用 ( ) s E - 127 ( ) ( ) V = - 1 ×2 1. M 1 资源之间进行权衡 。文献 [ 2 3 ]对浮点单元的速度和 2　浮点加法运算单元 所占用资源进行了深入分析 ,并以矩阵相乘为例进行 应用实现 ,使得处理器性能得到了显著提高 。之后 ,文 本文采用改进的流水线型浮点加法器结构 [ 5 ] ,如 献 [ 4 ]对浮点单元的性能进行了进一步的优化 。而以 图 2 所示 。可以用对阶移位 、加 /减操作和结果选择 3 应用于实时信号处理为 目的的浮点运算单元设计考虑 个主要功能模块来描述 。设 2 个浮点操作数分别为 速度和所占用资源时 ,速度的优先级别要高于所 占用 A 、B ,其中 E 、E 为指数操作数 ,M 、M 为尾数操作