专题二：存储器逻辑设计.pptVIP

逻辑设计包括两部分： 要构成MK?N位(M?m, N?n) 的系统存储器。 例：设CPU有16根地址线，8根数据线，并用/MREQ作访存控制信号，用/WR作读/写控制信号（高电平为读，低电平为写）。现有下列存储芯片： 1K?4位RAM，4K?8位RAM，8K?8位RAM； 2K?8位ROM，4K?8位ROM，8K?8位ROM。 以及74LS138译码器和各种门电路。 要求： ①主存地址空间分配： 6000H-67FFH为系统程序区 6800H-6BFFH为用户程序区 ②合理选用上述芯片，说明各选几片。 ③详细画出存储芯片的片选逻辑。 思考 前面讲存储器设计方法适合静态存储器和只读存储器，适合于动态存储器么？如何设计动态存储器的逻辑连接？ * * 存储系统设计步骤 专题一 系统设计 逻辑设计 工艺设计 存储系统的逻辑设计 ? 存储器与CPU连接 字扩展 位扩展 字位同时扩展 ? 存储容量扩展 设存储器芯片的容量为 mK?n位， mK?n位 电源 地 /CE /WE A .... D .... 1. 存储容量的扩展 (1) 位扩展 （增加存储字长） 例：用 1K × 4位 存储芯片组成 1K × 8位 的存储器 10根地址线 8根数据线 D D ?? ?? D 0 4 7 9 A A 0 ??? 2114 2114 CS WE 只进行位数扩充，而M=m。 所需芯片数=N/n -----2片 (2) 字扩展（增加存储字的数量） 例：用 1K × 8位 存储芯片组成 2K × 8位 的存储器 11根地址线 8根数据线 1K × 8位 1K × 8位 D7 D0 ??? ??? ???? ??? ???? WE A1 A0 ??? A9 CS0 A10 1 CS1 仅在字向扩充，而N=n。 所需芯片数=M/m -----2片 (3) 字、位扩展 例：用 1K × 4位 存储芯片组成 4K × 8位 的存储器 8根数据线 12根地址线 WE A8 A9 A0 ... D7 D0 …… A11 A10 CS0 CS1 CS2 CS3 片选 译码 .. .. .. .. .. .. .. .. 1K×4 1K×4 1K×4 1K×4 1K×4 1K×4 1K×4 1K×4 -----8片 所需芯片数=M/m?N/n 2. 存储器与CPU的连接 根据需要合理选择存储芯片类型（ROM或RAM）及数量，存储芯片不浪费。 (2) 地址线的连接 CPU地址线的低位与存储器芯片的地址线相连，CPU地址线高位或在存储芯片扩充时用，或做其他用途。 (1) 合理选用存储器芯片 (3) 数据线的连接 CPU的数据线与存储芯片数据线数不等时，必须对存储器数据线进行扩位，使之相等。 CPU读/写命令线直接与存储芯片读/写控制线相连。 (4)片选线的连接 片选有效信号与CPU访存控制信号/MREQ（低电平有效）有关。 访存控制信号和未与存储芯片连上的CPU高位地址一起产生片选信号。 CPU与存储芯片正常工作的关键 (6)时序、速度、负载匹配，若是动态存储器，还要设计地址多路转换和刷新控制电路。 (5) 读/写命令线的连接 G1 /G2A /G2B C B A /Y7 /Y6 /Y5 /Y4 /Y3 /Y2 /Y1 /Y0 G1、/G2A、/G2B为控制端 C、B、A为译码输入端 /Y0~/Y7为译码输出端 画出CPU与存储器的连接图 解: (1) 写出对应的二进制地址码，确定容量 (2) 确定芯片的数量及类型 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 A15 A14 A13A12 A11A10 A7 … A4 A3 … A0 … 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 … 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 2K×8位 1K×8位 RAM 2片1K×4位 ROM 1片 2K×8位 6000H 67FFH 6800H 6BFFH (3) 分配地址线 A10~ A0 接 2K × 8位 ROM 的地址线 A9 ~ A0 接 1K × 4位 RAM 的地址线 (4) 形成片选信号 C B A 0