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本科实验报告实验名称：VHDL语言及集成电路设计实验课程名称：VHDL语言及集成电路设计实验时间：12、13周周二上午14、15周周六下午任课教师：任仕伟实验地点：4#427实验教师：任仕伟实验类型：□ 原理验证■ 综合设计□ 自主创新学生姓名：学号/班级：组 号：学 院：信息与电子学院同组搭档：专 业：微电子成 绩：实验一：带有异步复位端的D触发器一、实验目的（1）熟悉linux操作环境和modelsim软件环境（2）理解时序逻辑和组合逻辑电路的区别（3）理解并行语句和顺序语句（4）用VHDL语言编写一个带有异步复位端的D触发器及其测试文件二、实验原理（1）组合逻辑和时序逻辑组合逻辑电路当前输出的值仅取决于当前的输入，不需要触发器等具有存储能力的逻辑单元，仅仅使用组合逻辑门；时序逻辑电路的当前输出不仅取决于当前的输入，还与以前的输入有关，这类电路中包括寄存器等元件，也包括组合逻辑电路，寄存器通过一个反馈环和组合逻辑模块相连，触发器便是属于时序逻辑电路；（2）并行和顺序代码从本质上讲，VHDL代码是并发执行的。只有PROCESS，FUNCTION或PROCEDURE内的代码才是顺序执行的。当它们作为一个整体时，与其他模块之间又是并发执行的。以下是3个并发描述语句（stat1,stat2和stat3）的代码，会产生同样的电路结构。 stat1 stat3 stat1stat2 = stat2 = stat3 = 其他排列顺序stat3 stat1 stat2（3）并行语句——进程（PROCESS）1）语法结构： [进程名: ]PROCESS (敏感信号列表)[变量说明语句]…BEGIN…(顺序执行的代码)…END PROCESS [进程名]；2） PROCESS 的特点 多进程之间是并行执行的；进程结构内部的所有语句都是顺序执行的；进程中可访问结构体或实体中所定义的信号；进程的启动是由敏感信号列表所标明的信号来触发，也可以用WAIT语句等待一个触发条件的成立。各进程之间的通信是由信号来传递的。（4）带有异步复位端的D触发器三、实验代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY dff ISPORT(d,clk,rst:IN STD_LOGIC;q:OUT STD_LOGIC);END dff;定义entity dffARCHITECTURE behavior OF dff IS BEGINPROCESS(rst,clk)BEGINIF(rst=1) THENq=0;如果复位信号有效，q为0ELSIF(clkEVENT AND clk=1) THEN q=d;上升沿触发且，q=dEND IF;END PROCESS;结束进程end ARCHITECTURE behavior;测试文件：library IEEE;use ieee.std_logic_1164.all;entity dff_tb isend dff_tb;architecture tb_behavior of dff_tb is component dffport(d,rst,clk: in std_logic;q: out std_logic);end component;constant clk_period:time:=50 ns;signal d,clk,q,rst:std_logic;begindut:dff port map(d=d,clk=clk,rst=rst,q=q); clk_gen:processbeginclk=0;wait for clk_period/2; clk=1;wait for clk_period/2; end process;d_gen:processbeginwait for 100 ns;d=1;wait for 100 ns;d=0;end process;rst_gen:processbeginrst=1;wait for 150 ns;rst=0;wait for 500 ns;rst=1;wait for 150 ns; wait;end process;end tb_behavior;实验结果实验心得第一次使用此软件，略有陌生，耗费时间稍久，因为之前用过的quartusii9.0不必使用tb文件，所以第一次实验刚开始并没有明白tb文件的用途，上网查找资料之后才明白过来，不过好在程序简单，顺利完成实验。实验二 步进电机控制器一、实验目的（1）理解两种状态机的区别（2）熟悉两种编程风格（3）编写BCD计数器和步进电机二、实验原理（1）米里型状态机和摩尔型状态机米里（Mealy）型状态机:状态机的输出信号不仅与电路的当前状态有关，还与当前的输入有