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第5章 VHDL基本逻辑电路设计 --时序逻辑电路 时序逻辑电路概述 回顾： 组合逻辑电路：任意时刻的输出仅取决于该 时刻数据的输入，与电路原来的状态无关。 时序逻辑电路：是指数字电路在任何时刻的 输出不仅取决于当时的输入信号，而且还取决 于电路原来的状态，或者说和以前的输入有关。 常见的时序逻辑电路主要有：触发器、锁存 器、寄存器、移位寄存器、计数器等。 时序逻辑电路设计 读懂每一个时序电路的VHDL程 序，能够熟练进行分析。 能够根据已知功能写出相关的 VHDL程序。 重点内容： • 时序逻辑电路的基本概念 • 触发器 • 寄存器 • 计数器 时钟信号 任何时序电路都以时钟信号为驱动信号， 时序电路仅在时钟信号的边沿到来时，其 状态才发生改变。因此，时钟信号通常是 描述时序电路程序的执行条件. 另外，时序电路也总是以时钟进程的形式 进行描述的。 时钟脉冲上升沿描述  IF (clk′EVENT AND clk=′1′) THEN  WAIT UNTIL clk=‘1’;  IF (clk’last_value=‘0’ AND clk’event AND clk=‘1’) THEN  IF (rising_edge(clk)) THEN 时钟脉冲下降沿描述  IF (clk′EVENT AND clk=′0′) THEN  WAIT UNTIL clk=‘0’;  IF (clk’last_value=‘1’ AND clk’event AND clk=‘0’) THEN  IF (falling_edge(clk)) THEN 复位信号 同步复位，就是当复位信号有效且在给 定的时钟边沿到来时，触发器才被复位 。换一句话说，即使复位信号有效，如 果时钟脉冲边沿未到来，触发器也不会 复位。 非同步复位则不同，一旦复位信号有效 ，触发器就立即复位。 同步复位描述 在用VHDL语言描述时，同步复位一定 在以时钟为敏感信号的进程中定义，且 用IF语句来描述必要的复位条件。另外 描述复位条件的IF语句一定要嵌套在描 述时钟边沿条件的IF语句的内部， 同步复位描述的VHDL描述  PROCESS(clock_signal)  BEGIN  IF(clock_edge_condition) THEN  IF(reset_condition) THEN  Signal_out=reset_value；  ELSE  Signal_out=signal_in；  ┇  END IF；  END IF；  END PROCESS； 非同步复位的VHDL语言描述 非同步复位 非同步复位又称异步复位，其描述时与 同步方式的不同。首先，在进程的敏感 信号表中除时钟外，还应添上复位信号 ；另外，描述复位的IF语句应放在进程 的第一条语句位置 PROCESS(clock_signal, reset_signal) BEGIN  IF(reset_condition) THEN  Signal_out=reset_value；  ELSIF(clock_edge_condition) THEN  Signal_out=signal_in；  ┇  END IF； END PROCESS； （一）.触发器 触发器的概念 D触发器 JK触发器