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CMOS反相器. * energy-delay energy delay 0 5 10 15 0.5 1 1.5 2 2.5 Vdd (V) Energy-Delay (normalized) 例5.15 0.25?m CMOS反相器的最优电源电压 VTn=0.43V, VDsatn=0.63V, VTEn=0.74V, VTp=-0.4V, VDsatp=-1V, VTEp=-0.9V, VTE≈(VTEn+|VTEp|)/2=0.8V 因此，VDDopt=(3/2) ×0.8V=1.2V 所预测的最优电源电压为1.1.V Energy-Delay Energy Delay END * 阻抗是电路或设备对交流电流的阻力，输出阻抗是在出口处测得的阻抗。阻抗越小，驱动更大负载的能力就越高。 输入阻抗是在入口处测得的阻抗。高输入阻抗能够减小电路连接时信号的变化，因而也是最理想的。 CMOS反相器. * 5.4.3 从设计角度考虑传播延时 NMOS与PMOS的比 使PMOS管较宽，以使它的电阻与下拉的NMOS管匹配。这通常要求PMOS和NMOS的宽度比在3~3.5之间 对称VTC 由高至低与由低至高的传播延时相等 如果对称性和噪声容限不是主要的考虑因素，那么实际上有可能通过减少PMOS器件的宽度来加快反相器的速度 使PMOS较宽因充电电流的增加而改善了反相器的tpLH，但它也由于产生较大的寄生电容而使tpHL变差 ? = (W/L) p/(W/L) n r = Reqp/Reqn (代表尺寸完全相同的PMOS和NMOS晶体管的电阻比) ?opt = ?r (当导线电容可以忽略时) CMOS反相器. * 例5.6 确定以相同门为负载的CMOS反相器的尺寸 图5.18 CMOS反相器的传播延时与PMOS对NMOS管比值β的关系 ? = (W/Lp)/(W/Ln) tp(sec) ? 10-11 tpLH tp tpHL ? 为2.4 (= 31 k?/13 k?)时将得到对称的瞬态响应 ?为1.6~1.9时得到最优性能 CMOS反相器. * 考虑性能时反相器尺寸的确定 负载电容CL可以分为两个部分： Cint : 本征 － 扩散电容和栅漏覆盖(密勒)电容 Cext : 外部 － 扇出和导线电容 其中 tp0 = 0.69 Req Cint 只是其本征电容(无负载)时的延时 CMOS反相器. * 尺寸系数S把反相器与参照门的晶体管尺寸连系起来。门的电阻与参考门的关系为Req = Rref/S，本征电容正比于晶体管的宽度，因此Cint = SCiref tp0 与门的尺寸无关，而只取决于工艺及反相器的版图；当不存在任何(外部)负载时，门的驱动强度的提高完全为随之而增加的电容所抵消 使S无穷大将达到最大可能的性能改善，因为这消除了任何外部负载的影响，使延时减小到只有本征延时值。任意比(Cext/Cint)足够大的S都会显著增加硅面积而得到类似的结果 CMOS反相器. * 例5.7 考虑性能时的器件尺寸确定 S tp(sec) x 10-11 S = 5时性能得到了大部分的改善，而尺寸大于10时几乎得不到任何额外的增益(而且显著地浪费了面积) for a fixed load 自载效应(本征电容占主导地位) 图5.19 对固定的扇出，以相同的系数S放大NMOS和PMOS管的尺寸来提高反相器的性能 CMOS反相器. * 扇出对延时的影响 反相器的输入栅电容Cg与本征输出电容之间的关系γ Cint=γCg 这两个电容正比于门的尺寸 γ是比例系数，只与工艺有关 反相器的外部负载电容与输入电容间的比值称为等效扇出f f = Cext/Cg 重新写出反相器的延时公式 tp=tp0(1+Cext /Cint)=tp0(1+Cext /γCg)=tp0(1+f /γ) 上式表明，反相器的延时只取决于等效扇出f CMOS反相器. * 目标是要使通过反相器链的延时最小 第j级反相器的延时： 反相器链的总延时： 假设Cg,1和CL给定 推导反相器尺寸系数是多少？ 反相器链的正确级数是多少？ In Out CL Cg,1 1 2 N 反相器链 CMOS反相器. * 每一个反相器的最优尺寸是与它相邻的前后两个反相器尺寸的几何平均数－这意味着每个反相器的尺寸都相对于它前面反相器的尺寸放大相同的倍数f，即每个反相器都具有相同的等效扇出，因而也就具