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4位二进制同步加计数器时序图 无延时累积现象 ②典型集成电路－74LVC161 74x161的逻辑符号图 74x161逻辑功能表 输 入 输 出 清零 预置 使能 时钟 预置数据输入 计 数 进位 CEP CET CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 TC L × × × × × × × × L L L L L H L × × ↑ D3 D2 D1 D0 D3 D2 D1 D0 ＃ H H L × × × × × × 保 持 ＃ H H × L × × × × × 保 持 L H H H H ↑ × × × × 计 数 ＃ 具有同步置数、异步清零功能的二进制加计数器 计数一个周期可以实现16进制加计数器：0000～1111 重要 时序图： 输入 输出 例6.5.1 试用74LVC161构成模216的同步二进制加计数器。 74x161的应用： 构成任意进制计数器 1、大于16进制 电路连接方法： 例6.5.3 用74LVC161构成九进制加计数器。 解：九进制计数器应有9个状态，而74 LVC 161在计数过程中有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。 (1) 反馈置数法 2、小于16进制 另一种反馈置数法 (2) 反馈清零法 过渡状态 改用74LS163（同步清零，其他功能和161完全一样） 思考题 用74LVC163设计一个两位8421BCD码的60进制计数器。 解：∵60＝6×10 ∴采用两片74LVC163，一片实现10进制，另一片实现6进制 （1） 异步二－十进制计数器（74HC/HCT390） （a） 接计数脉冲信号，将Q0与 相连： （b） 接计数脉冲信号，将Q3与 相连： 2. 非二进制计数器 2×5进制 5×2进制 两种连接方式的状态表 计数顺序 连接方式1（8421码） 连接方式2（5421码） Q3 Q2 Q1 Q0 Q0 Q3 Q2 Q1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 2 0 0 1 0 0 0 1 0 3 0 0 1 1 0 0 1 1 4 0 1 0 0 0 1 0 0 5 0 1 0 1 1 0 0 0 6 0 1 1 0 1 0 0 1 7 0 1 1 1 1 0 1 0 8 1 0 0 0 1 0 1 1 9 1 0 0 1 1 1 0 0 置初态Q0Q1Q2Q3=1000 a.基本环形计数器 状态图 3. 环形计数器 第一个CP:Q3Q2Q1Q0=0100， 第二个CP:Q3Q2Q1Q0=0010， 第三个CP:Q3Q2Q1Q0=0001， 第四个CP:Q3Q2Q1Q0=1000， b. 扭环形计数器 状态编号 Q4 Q3 Q2 Q1 Q0 0 0 0 0 0 0 1 0 0 0 0 1 2 0 0 0 1 1 3 0 0 1 1 1 4 0 1 1 1 1 5 1 1 1 1 1 6 1 1 1 1 0 7 1 1 1 0 0 8 1 1 0 0 0 9 1 0 0 0 0 状态表 状态图 小 结 1、掌握时序逻辑电路的分析方法 （1）同步时序电路 （2）异步时序电路 2、掌握同步时序逻辑电路的设计方法 3、了解移位寄存器的基本原理，掌握多功能双向移位寄存器74x194的使用方法 4、掌握集成计数器74x161、74x163的使用方法，会用它们设计任意进制的计数器 5、掌握环形和扭环形计数器的工作原理 * 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 * 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 * 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 * 等效电路由三个基本元件构成 * 放大电路存在电抗元件，如电容、电感。因此输入信号的频率不同，电路的输出响应也不同。 * 此处说明电压电流等为什麽用相量形式. * 等效电路由三个基本元件构成 * 放大电路存在电抗元件，如电容、电感。因此输入信号的频率不同，电路的输出响应也不同。 （5） 求激励方程和输出方程 现态 Q1nQ0n Q1n+1 Q0n+1 ／Y A=0 A=1 00 00 / 0 01 /0 01 00 / 0 11 /0 11 00 / 1 11 /0 J=X K=1 J=1 K=X J=X K=0 J=0 K=X 状态转换真值表及激励信号 K0 J0 K1 J1 激励信号 Y A 0 0 0 0 0 0