精选6_互连与互连优化0801.pptVIP

* 未加中继器时，导线延时与L的平方成正比。 * 简单设计采用了若干假设，得到的结果是不精确的，而且是乐观的。//0.25umCMOS工艺的最大时钟频率为1GHz，对应于时钟周期1ns，所以3.9ns的连线延时仍然不够. * 此方法可以与插入中继器的方法配合使用。 * 接收端的交叉耦合负载管的作用：保证恢复到VDD，稳态下无静态功耗，正反馈有助于加速翻转。 * 电平转换器实际上是n管和p管互换的反相器，成为同相器，且低电平和高电平各有一个摆幅降低了2|VT|。用多个同相器级联就可以降低更多个阈值电压//N3和P3为常通传输门，起着恢复原阈值的作用。//电平恢复器的工作过程：In2由|VTp|上升到VDD-VTn→VA及VB?＝VDD-VTn→N2导通→Vout＝0→P1导通→VA=VDD→P2关断，In2和VB仍然保持在VDD-VTn。 * 互补信号有一对互补的值，即上1下0和上0下1。 * 动态电路的好处是可以大大提高大扇入（如总线）时的电路响应速度。 * 先使PRE=1对互连线充电到VDD/2，然后若EN=1时，则In=1时输出低电平，幅度与EN的宽度有关（越宽则低电平越小），In=0时输出高电平；若EN=0时，n管和p管都不导通，输出悬浮//必须已知CL。浮空线易受噪声干扰// * 复习题：1.插入缓冲器的互连线的延迟取决于那些因素？2.比较静态降摆幅电路与动态降摆幅电路的优缺点。 * C0为光速。 * tp=1/v。第三个公式中的小写v是单位长度电压。c0是光速，而c是单位长度电容 * 可见当电路的频率没有达到1GHz（对应于1ns）时，传输线效应可以不考虑。 * 斜格图lattice diagram * 对于现代IC，上述条件有可能满足。 * Ci=1时接入，0时不允许接入。 * 复习题：1.何种条件下需要考虑传输线效应？2.与电阻相比，用晶体管来实现传输线的阻抗匹配存在那些不足？ * 单位长度耦合电容的公式为经验公式，单位固定为F/cm。注意Cc和cc的差别。耦合电容的大小与纵向尺寸Tox、t及横向尺寸w、S均有关。 * 中间为连线的物理结构。 * Cii为第i条线自身的电容，Cij为第i条线与第j条线之间的耦合电容。//串扰的详细计算要利用计算机解麦克斯韦电磁场理论方程，来计算二维或三维的耦合参数分布。 * 除了线间串扰之外，还有层间串扰。线的横截面积远小于衬底，故需考虑边缘及侧面的影响，不能简单地等效为平板电容。 * 相邻两层连线不交叉是不可能的，因为那样就失去了双层布线的意义。 * 若导线的宽度W远大于厚度H，可近似认为电场线垂直于电容极板，并且电容值可以用平行板电容器模型来模拟，图中公式有效。 * 若W～H（现代器件已是如此，均为零点几微米），则边缘电容不能忽略。边缘电容可以等效为一个直径等于H的圆柱体，底面电容可以等效为一个宽度为W-H/2的平板电容。 * 这样的模型很多，这里仅列举2个。 * 可见，当W/tdi较大时，总电容接近于平板电容Cp-p；当W/tdi1.5时，边缘电容成为主要部分；当线宽较小时，边缘电容可以使总电容增加10倍以上；当Wtdi时，总电容会趋于大约1pF/cm的数值，不再与线宽有关。 * 总电容=衬底电容＋线间电容。设计规则越小，则线间电容在总电容中所占比例越大。 * 共采用1层多晶、5层金属，前5层金属具有相同的厚度并采用同样的绝缘层，第5层金属的厚度接近前者的2倍并布置在具有较高介电常数的绝缘层上。 * 可见，互连电容与门电容处于同一个数量级，因此不容忽视。 * 复习题：1.互连线的电阻对电路性能有何不利影响？2.互连线的电感对电路性能有何不利影响？ * 上升时间一定与时间常数成正比，但比例系数的大小与上升时间的起点、终点的定义有关，见下页。 * 集总模型Lμmped Model。 * 实际电路的互连非常复杂，RC树已经做了适当的简化。这称之为Elmore Delay。根节点s和任何节点i之间存在一条唯一的电阻路径，沿这条路径的电阻称为路径电阻Rii。共享路径电阻Rik代表了从根节点s至节点k和节点i这两条路径共享的电阻。 * 这是一条电阻-电容导线的近似模型，共享路径电阻＝路径电阻。 * 集总模型代表了电阻导线延时的保守估计。 * 等效电路是表征互连延时的另一种方法。与复杂的解析公式相比，等效电路更容易实现计算机辅助分析，所以在诸如SPICE这样的电路模拟器中大量采用。这里试图用多级梯形电路来等效分布参数的影响。 * 虽然π形等效电路较梯形更准确些，但仍属一阶估计，真正严格的计算还需要利用计算机进行数值分析，那就需要花费大量的计算时间，如SPICE分析电路需耗用的CPU时间正比于n的平方，n为被分析的电路的节点数。 图中，Rm=Rline/m，Cm=Cline/m是分成m