最新Verilog课件 第四讲 数据流建模.ppt

第 四讲 数据流建模 内容： 连续赋值语句(assign) 表达式与操作数 运算符 数据流建模 赋值延时与线网延时 举例 数据流建模 连续赋值语句(assign) 连续赋值语句将值赋给线网信号(连续赋值不能为寄存器信号赋值)，它的格式如下(简单形式)： assign net_value = expression（表达式）; 例：wire [3:0] Z, preset, clear; // 线网说明 assign Z = preset clear ; //连续赋值语句 连续赋值的简化形式： 表达式与操作数 表达式由操作数和运算符组成。 操作数可以是以下类型中的一种： 1) 常数：　 35，4‘b10_11, 8’h0A; 2) 参数：　 　parameter LOAD = 4‘d12 ; 3) 线网信号（变量）： 　　　wire clk; 4) 寄存器信号（变量） ：　　reg [3:0] state; 5) 位选择信号（变量） ： 　 state[2]; 6) 部分选择信号（变量） ：　state[2:1]; 7) 存储器单元信号（变量） ：reg [7:0] mem[255:0]; 8) 函数调用值： $time; 运算符 运算符的优先级 算术运算符 +,- ：一元或二元加、减。 一元加、减：+5, -4。用于表示操作数正负。 二元加、减：a+b; 3+2; 6-1; 无符号数加减： wire、reg信号和基数格式的整数是无符号数。 例：wire [4:0] a,b,sum,sub; assign a=4’b1001; assign b=4’b0100; assign sum=a+b; // 和sum=4’b1101; assign sub=a-b; // 差sub=4’b0101; 算术运算符 有符号数加减: integer、real变量和十进制整数、实数是有符号数。 例 integer a,b,sum,sub; real d1,d; reg [5:0] bar; initial begin a=10; b=-3; d1=3.5; sum= a+b; // sum=7 sub= a-b; // sub=13 d= d1-2.3; // d=1.2 bar= -4’d12; // bar=6’b110100。-12的补码 end 算术运算符 *, / , % , ** 乘、除、取余和乘方运算与C语言相似，但 / , % , **运算只能用于仿真，目前还不能用于电路设计。 ％ ：取余运算结果为余数，结果符号与第一运算符保持一致。 例：－10％3，结果为－1； 10％－3，结果为1 例：integer a,b,sum,sub; real d1,d,m; reg [5:0] bar; initial begin a=10; b=-3; d1=3.5; sum= a*b; // sum=-30 sub= a/b; // 结果取整，sub=-3 d= d1*2.3; // d=8.05 bar= d/2; // 4.025取整; bar=6’b000100。 m= d1**2; // m=12.25 end 算术运算符 运算符中有不定态，则一般结果也为不定。 例： assign sum = 4’b101x +4’b1010; 计算结果为 sum = 4’bxxxx 算术表达式结果的长度由最长的操作数决定。 例：reg [3:0] Arc, Bar＝4’b1000, Crt=4’b1100; reg [5:0] Frx; Arc = Bar + Crt; //Arc=4’b0100, 结果的长度为4位,溢出丢弃 Frx = Bar + Crt; // Frx=6’b010100,