用网络处理器建立通信系统.docVIP

　　用网络处理器建立通信系统|第1 使用网络处理器来设计通信系统，所设计的系统结构，和设计时所采用的设计方法，与传统的方法相比都很不相同。影响最大的是设计工作的重点，设计人员的注意力将从硬件线路和通信协议的细节的考虑中，转向软件、服务以及最终用户的技术要求方面。也就是说，设计将是以软件为中心，以通信服务为中心，和以最终用户的技术要求为注意的集中点。设计公司将一改过去集中注意于硬件设计的传统，转而将注意力集中于用户所需要的服务方面，并考虑如何使用软件来实现用户所需要的服务。 这些变化与进展在相当大程度上应该归功于网络处理单元（NPU, entation)的效率一般只有50%，因此在计算时需要留下100%的速度余度，才能跟得上通信线路的速度。 表2 对于网络媒体/交换结构接口的要求 媒体访问控制和交换结构的接口25%的分摊22位64位128位SDRDDRSDRDDRSDRDDR1G位/秒39MHz20MHz----2.5位/秒98MHz49MHz49MHz24MHz--10位/秒391MHz195MHz195MHz98MHz98MHz49MHz40位/秒1563MHz781MHz781MHz391MHz391MHz195MHz100位/秒3906MHz1953MHz1953MHz977MHz977MHz488MHz200位/秒7813MHz3906MHz3906MHz1953MHz1953MHz977MHz 从表2可以看出，对于10G位/秒的传输速率，如果采用32位单数据速率（SDR）总线，则总线必须工作在391MHz。而对于40G位/秒的传输速率，假定采用64位SDR总线，总线必须工作在781MHz。表3总结了对分组缓冲存储器的要求。分组缓冲存储器至少必须具有3倍用通信线路的速度的传输速率（300%的速度余度）。表3中分门别类地给出了这一要求。例如，对于10G位/秒的传输速率，如果采用的是64位的双倍数据速率（DDR）缓冲存储器，则需要工作在313MHz以上的频率。 表3 对分组缓冲存储器的要求 分组存储器的界面300%速度余度32位（MHz)64位(MHz)128位（MHz）512位（MHz）SDRDDRSDRDDRSDRDDRSDRDDR1G位/秒125MHz63------2.5G位/秒313MHz156156MHz78MHz----10位/秒1250MHz625625MHz313MHz313MHz156MHz--40位/秒5000MHHz1250MHz1250MHz625MHz313MHz156MHz100位/秒12500MHHz3125MHz3125MHz1563MHz781MHz391MHz200位/秒25000MHz1250012500MHz6250MHz6250MHz3125MHz1563MHz781MHz网络处理单元（NPU）的结构问题 网络处理器和中央处理单元（CPU）不同。网络处理器需要对它所需要进行处理自行抽象提取。它必须能够识别字段（field），分组(packet)，和数据流(flo）。 另一种折衷方式，称为“适当程度的可编程性”。这种方式提供一定程度的可编程性以适应变化的需要，或者说使处理器具有一定的灵活性。但是它不能适应完全的重新编程的需要。和RISC型的CPU类似（RISC采用简约的有效指令集，以提高CPU速度）；而NPU则通过提供适当的可编程性，使得系统设计人员能够牺牲某些灵活性，去提高运行速度，换取更多的性能净空。 对于运行在载体网络核心的交换机和路由器，速度的要求高于一切。这些在网际间工作的装置，不需要进行复杂的分组处理功能，只是要求将分组以最大的线速度向前传送。与此相反，在企业网的边沿，线速度明显地比较低，而交换机对分组的处理能力却要求相当的高。例如，对于多协议标记交换机，它处于网络的边沿，需要对某些数据流进行识别并相应地对某些分组予以标记。 交换机的设计人员可以根据这些不同的要求，以及交换机所处的位置，为预计在企业网边沿使用的交换机选择可以充分编程的NPU。而对于将应用在网络核心部位的交换机，则应该选择编程能力有限，但是具有较高速度的NPU。 500)this.style.ouseg(this) 网络处理器的实现方式 网络处理器的实现方式大体上可以分为三种。一种是采用专用的ASIC或FPGA（后者往往功能不够完整，或者性能不够理想）。这种方式就是依靠“硬件”的方式，它具有最高的性能，但是灵活性也最差（因为设计决策是熔制在硅的体内）。此外，ASIC的开发过程比较长，一次性的、不可重复使用的投入的费用也比较高。 另一种方式是将许多个RISC CPU做在一块芯片上，采用对称多重处理的运行方式（使用微编码将通用CP