同步FIFO和异步FIFO.docVIP

同步FIFO之VHDL描述 同步FIFO的意思是说FIFO的读写时钟是同一个时钟，不同于异步FIFO，异步FIFO的读写时钟是完全异步的。同步FIFO的对外接口包括时钟，清零，读请求，写请求，数据输入总线，数据输出总线，空以及满信号。下面分别对同步FIFO的对外接口信号作一描述： 1．? 时钟，输入，用于同步FIFO的读和写，上升沿有效； 2．? 清零，输入，异步清零信号，低电平有效，该信号有效时，FIFO被清空； 3．? 写请求，输入，低电平有效，该信号有效时，表明外部电路请求向FIFO写入数据； 4．? 读请求，输入，低电平有效，该信号有效时，表明外部电路请求从FIFO中读取数据； 5．? 数据输入总线，输入，当写信号有效时，数据输入总线上的数据被写入到FIFO中； 6．? 数据输出总线，输出，当读信号有效时，数据从FIFO中被读出并放到数据输出总线上； 7．? 空，输出，高电平有效，当该信号有效时，表明FIFO中没有任何数据，全部为空； 8．? 满，输出，高电平有效，当该信号有效时，表明FIFO已经满了，没有空间可用来存贮数据。 使用VHDL描述的FIFO将以上面的接口为基础，并且可以参数化配置FIFO的宽度和深度。先把对外接口描述出来吧。 --------------------------------------------------------------------------------------------------------- -- Designer : skycanny -- Date : 2007-1-29 -- Description : Synchronous FIFO created by VHDL library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity sfifo is generic(width : positive depth : positive ); port ( clk : in std_logic; rst : in std_logic; wq : in std_logic; rq : in std_logic; data??????? : in std_logic_vector(width - 1 downto 0); q : in std_logic_vector(width - 1 downto 0); empty : out std_logic; full : out std_logic ); end entity sfifo; 下面的框图主要描述同步FIFO的内部结构，画出框图有助于对电路结构的理解，同样也有助于RTL代码的编写 ： 异步FIFO FIFO （先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rden）和读数据（rd_data）。为了实现正确的读写和避免FIFO的上溢或下溢，通常还应该给出与读时钟和写时钟同步的FIFO的空标志（empty）和满标志（full）以禁止读写操作。 1 异步FIFO功能描述 图1给出了FIFO的接口信号和内部模块图。 由图1可以看出，写地址产生模块根据写时钟和写有效信号产生递增的写地睛，读地址产生模块根据读时钟和读有效信号产生递增的读地址。FIFO的操作如下：在写时钟wr_clk的升沿，当wren有效时，将wr_data写入双口RAM中写地址对应的位置中；始终将读地址对应的双口RAM中的数据输出到读数据总线上。这样就实现了先进先出的功能。 ??? 写地址产生模块还根据读地址和写地址关系产生FIFO的满标志。当wren有效时，若写地址+2=读地址时，full为1；当wren无效时，若写地址+ 1=读地址时，full为1。读地址产生模块还根据读地址和写地址的差产生FIFO的空标志。当rden有效时，若写地址-1=读地址时，empty为 1；当rden无效时，若写地址=读地址时，empty为1。按照以上方式产生标志信号是为了提前一个时钟周期产生对应的标志信号。 由于空标志和满标志控制了FIFO的操作，因此标志错误会引起操作的错误。如上所述，标志的产生是通过对读写地址的比较产生的，当读写时钟完全异步时，对读写