AVS解码器中码流分割模块的硬件实现宰 Hardware Implementation of Code Stream Segmentation Module in AVS Decoder.pdfVIP

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2017-08-12 发布于上海
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AVS解码器中码流分割模块的硬件实现宰 Hardware Implementation of Code Stream Segmentation Module in AVS Decoder.pdf

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AVS解码器中码流分割模块的硬件实现宰 Hardware Implementation of Code Stream Segmentation Module in AVS Decoder

[ 1 PaJ懈＆applieafions ～…一—．——．———=—=————————————————：=■■●■=。 1—0035--03 文章编号：1002—8692(2009)1 AVS解码器中码流分割模块的硬件实现宰·实用设计· 李德斌，易清明，石敏 (暨南大学电子工程系，广东广州510632) 【摘要】提出一种基于AVS标准码流分割模块的硬件设计方案。简要介绍了码流分割模块的功能，根据码流特点进行硬件结构划分并重点阐述具体的硬件实现过程。采用VerilogHDL语言进行设计和仿真，实现了码流的正确解析．并与解码器其他模块结合 MHz时钟频率下完成30 通过了FPGA验证。仿真结果表明，整个硬件系统结构能在80 fls(帧／秒)码流的实时解码。 HDL 【关键词】码流分割；AVS；解码器；Verilog 【中图分类号】TN919．8 【文献标识码】A Hardware ofCodeStream ModuleinAVSDecoder Implementation Segmentation LIDe-bin，YI Min Qing-ming,SHI (Departmento／ElectronEngineering,JinanUniversity,Guaz够hou510632,China) hardware ofcodestream modulebasedonAVSstandardis inthe 【Abstract】A implementation segmentation proposed paper．f11Ie functionofcodestream moduleis tothecharacteristicsofthecode module segmentationbrieflyintroduced，according stream，the is hardware are intoseveraland is described．’nleandsimulationconducted separated parts implementationprocessmainly design with HDLThe is withother of onFP- codestream modules isvalidated Verilog correctlyparsed．Combined decoder,thesystem GA．Thesimulationresultshowsthatthewholehardware canobrainreal．—time with30framessecondatthe system decoding per clock of85MHz． frequency stream