刘彦文清华大学出版社嵌入式系统原理及接口技术第5章.ppt

第5章 存储器控制器及 Nand Flash控制器 本章重点: ⑴ S3C2410A与存储器相关的特性；与存储器芯片连接的S3C2410A引脚信号；存储器总线周期；特殊功能寄存器含义；存储器组成举例。 ⑵ Nand Flash芯片工作原理；Nand Flash控制器组成、引脚信号含义、特殊功能寄存器含义及Nand Flash控制器与芯片连接的举例。 5.1 存储器控制器 5.1.1 S3C2410A与存储器相关的特性 S3C2410A存储器控制器提供了访问存储器的控制信号，另外S3C2410A还提供了与存储器相关的地址总线、数据总线等总线控制器信号。 S3C2410A与存储器相关的特性如下： · 通过软件选择，系统支持大/小端数据存储格式； · 全部可寻址空间为1GB，分为8个banks（体），每个bank为128MB； · 使用nGCS0~nGCS7作为对应各bank选择信号； · 系统支持存储器与I/O端口统一寻址，SFR Area（特殊功能寄存器区）为I/O端口寻址空间； · bank0~bank7中每个bank的数据总线宽度单独可编程，bank0通过编程可以设置为16/32位数据总线，bank1~bank7通过编程可以设置成8/16/32位数据总线； · 每个bank的存储器访问周期可编程； · 支持各bank产生等待信号（nWAIT），用来扩展总线周期； · bank0~bank5可以使用ROM（含EEPROM、Nor Flash等）和SRAM，bank6和bank7可以使用ROM/SRAM/SDRAM； · bank0~bank6开始地址固定； · bank7开始地址和bank大小可编程； · 对SDRAM，在power-down模式，支持自己刷新（self-refresh）模式； · 支持使用Nor/Nand Flash、EEPROM等作为引导ROM。 S3C2410A Reset后存储空间图，见图5.1。 参见图5.1，图中表示bank6和bank7实际安装的存储器容量可以各为2MB、4MB、…128MB。因此bank6的终了地址不同，bank7的起始地址也不同，但是要求bank6和bank7实际安装的容量相同，详见表5-1。 另外，图5.1中最上方OM[1:0]的含义，表示在Reset期间，由于连接到S3C2410A的操作模式输入引脚OM[1:0]逻辑电平的不同，分别表示使用Nand Flash作为引导ROM与否，以及在不使用Nand Flash作为引导ROM时，bank0数据总线的宽度或测试模式，详见表5-2(P148)。 对应于图5.1左半部，在不使用Nand Flash作为引导ROM时，需要使用bank0（nGCS0）中安装的芯片作为引导ROM。由于在第一次访问引导ROM前必须先确定bank0数据总线的宽度，所以bank0的数据总线宽度要求由Reset时的OM[1:0]引脚输入逻辑电平确定，而bank1~bank7各个bank的数据总线宽度，可以通过对特殊功能寄存器编程确定。 5.1.2 与存储器芯片连接的S3C2410A引脚信号及使用 ⒈ 与存储器芯片连接的S3C2410A引脚信号 对于存储器，S3C2410A一般可以与ROM（如Nor Flash）、SRAM和SDRAM芯片连接。S3C2410A与存储器相关的引脚信号一般可以分为两组，一组是S3C2410A总线控制器引脚信号，另一组是S3C2410A存储器控制器引脚信号，分别见表5-3和5-4(P149-150)。 本表中地址总线为ADDR[26:0]，而图5.1中地址总线为ADDR[29:0]，其中ADDR[29:27]经译码产生nGCS[7:0]或nSCS[1:0]信号。 ⒉ 地址总线与存储器芯片地址引脚的连接 对ROM/SRAM/SDRAM，地址总线中的ADDR[29:27]经译码器产生nGCS[7:0]或nSCS[1:0]信号，某一时刻只有一个信号有效。而地址总线中的ADDR[26:0]应该与各bank的存储器芯片对应引脚连接，但ADDR1和ADDR0在某个bank实际使用的数据总线宽度不同的情况下，可能不连接到存储器芯片；并且地址总线中的ADDR[26:0]与存储器芯片地址引脚的连接也可能不是一一对应关系，详见表5-5。在本章，地址总线中的ADDR[26:0]有时也简单写作A[26:0]。 表5-5中(P151)，当某bank数据总线宽度为8位时，地址总线中的ADDR0与芯片地址引脚A0连接，ADDR1与A1连接，依此类推，一一对应连接。表中当某bank数据总线宽度为16位时，地址总线中的ADDR0不与存储器芯片连接，而用ADDR1与芯片地址引脚A0连接。表中当某bank数据总线宽度为32位时，地址总线中的AD