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低功耗_C设计技市 Cadence公司产品营销经理Anand Iyea 低功耗设计已经成为主流设计 以及实现阶段。图2显示了所造成 需求，在消费电子和无线设备方面非 的影响情况。这种方法学的挑战应 常盛行。由于让电池续航时间最大化 该以两种方式解决： 是这些设备的重要卖点，因此设计师 (1)所用工具应该能够了解各种 必须在芯片中加入功耗管理功能。最 低功耗技术带来的影响，而且应该 本文作者：An”dI”a先生 近，设计师开始注意到功耗对环境的 提供出色的自动操作。 影响，并且有意识地努力降低功耗以 保护环境。因此，降低功耗已经成为 纳米级SoC的一个重要课题。 低功耗设计的原则之一是要求 在设计的初期考虑功耗问题。在典型 的SoC设计中，80％的功耗在RTL确 定之前就已经确定，当RTL就位后， 设计师只能影响20％的功耗。传统的 设计流程常常是通过各种碰运气的 功耗降低技术来降低RTL之后的功 耗。诸如功耗优化、门控时钟和多电 压优化等技术都在此范围之内。而需 要大幅度降低功耗的设计师则希望 图2功耗权衡 采用目标更明确的技术，在最终RTL 确定之前降低功耗。低功耗架构选 (2)流程中各种工具必须可以方 功耗目标规格 择、电源关断、多供应电压和动态电 便地进行互操作。 由于设计师无法在其设计中保 压及频率缩放(DVFS)等技术都在此 Cadence已经在其完整的低功耗 持功耗管理的目标，因此，早期的设 范围内。图1显示了在不同设计阶段 解决方案中解决了这些问题，而且 计只能依靠EXCEL制表软件以及 的SoC功耗降低情况。 在各种客户的设计中得到了证明。 口头交代的方式以尽可能实现功耗 使用目标明确的技术实现功耗 设计师使用Cadence解决方案所定 目标，这导致了漫长的设计迭代以 降低会影响到其他设计参数，如面 义的流程时，通常可以获得生产效 及频繁的芯片失败。Cadence发明了 积和时序。更重要的是，它对设计方 率的两倍提升，并且将功耗降低 通用功耗格式(CPF)作为保持功耗 法学将会有重大影响。方法学的影 40％。此外，很多客户通过该流程成 目标规格的方式。自从其确立以来， 响包括架构选择、验证、合成、测试 功实现了低功耗芯片设计。 已经为设计链中的众多企业所接 受，而且已经成为业界标准。此外， CPF已经通过这些公司的众多产品 100％ 的出带(tapeout)得到了证明。 耀 CPF的实用性来自于其所支持的 雷50％ 流程。它提供了一种可靠的媒介，用 于各设计阶段之间的信息交换。正如 前面所提到的，低功耗设计师所面临 0％ 的互用性挑战通过CPF得到了解决。 芯片开发