5-2 存储系统的.ppt

第五章 存储器 ——微机原理与接口技术 2011.5 5.2 随机存储器 静态随机存取存储器SRAM 动态随机存取存储器DRAM 存储器的工作时序 高速缓冲存储器 写操作过程如下： （1）欲写入单元的地址加到存储器的地址输入端； （2）加入有效的选片信号CS#； （3）将待写入的数据加到数据输入端。 （3）在 R/W# 线上加低电平，进入写工作状态； （4）让选片信号CS#无效，I/O端呈高阻态。 5.2.4 高速缓冲存储器 Cache 1、Cache基本原理 2、主存与Cache的地址映射 3、替换策略与写操作策略 为什么需要高速缓存？ CPU工作速度与内存工作速度不匹配 例如，800MHz的PIII CPU的一条指令执行时间约为1.25ns，而133MHz的SDRAM存取时间为7.5ns，即83%的时间CPU都处于等待状态，运行效率极低。 解决： CPU插入等待周期——降低了运行速度； 采用高速RAM——成本太高； 在CPU和RAM之间插入高速缓存——成本上升不多、但速度可大幅度提高。 cache基本思想 在处理器附近增加一个小容量快速存储器(cache) Cache中存放内存中经常被访问的数据 当程序访问内存时，我们希望被访问数据存放在cache中.由于CPU可能会重复使用Cache中的数据，因而可以减少CPU 对慢速主存的访问次数； 如何使得经常访问的数据存放在Cache中,Cache调度算法 Cache的工作原理图示 Key Problems 如何判断一个数据在cache中 数据查找 Data Identification 如需访问的数据在cache中，存放在什么地方 地址映射 Address Mapping Cache满了以后如何处理 替换策略 Placement Policy 如何保证cache与memory的一致性 写入策略 Write Policy Cache结构原理图 Cache系统读过程 CPU给出内存地址 利用该地址为关键字查找相联存储器 若找到相应的地址（命中），表明所需数据在Cache中，访问Cache读出数据 否则表示数据未命中，直接访问主存 同时将数据调入Cache 更新相联存储器，记录当前数据块地址，便于下次访问；如Cache已满，需要从Cache中淘汰相关数据，以便交换新数据（存储更新） Cache系统写过程 CPU给出内存地址 利用该地址为关键字查找相联存储器 若找到相应的地址（命中），表明所需数据在Cache中，将数据写入Cache 然后根据不同写操作策略写入主存 如未命中，直接将数据写入主存 写入主存的同时写入Cache；如Cache已满，需要从Cache中淘汰相关数据，以便交换新数据 基本概念 命中率（hit ratio）H： 在某个程序执行期间，若NC表示由Cache完成存取的总次数，Nm表示由主存完成存取的总次数，则： H= NC /（ NC +Nm） 1－H为丢失率（miss ratio），或称未命中率。 命中率H与程序的行为、Cache的容量、组织方式、块的大小及Cache的级数有关。 Cache/主存系统的平均访问时间ta 为： ta＝Htc+(1－H) tm （ tc=命中时的Cache访问时间，tm=未命中时的主存访问时间） 目标是ta越接近tc越好。 基本概念… 块地址与块内地址 相联存储器包含多少个存储单元？ 2、主存与Cache地址映射 由于Cache的容量比主存小得多，所以地址空间范围差别很大，需映射。 利用某种方法或者规则将主存块定位到Cache，称为地址映射 （1）直接相联 （2）全相联 （3）组相联 Cache直接相联映射 Cache直接相联映射 应用场合 块映射速度快，一对一映射，无须查表 cache容易冲突，cache利用率低 命中率低 相应的淘汰算法简单 Cache全相联映射 cache全相联映射地址变换 Cache全相联映射读命中 Cache全相联映射读缺失 Cache全相联映射写命中 Cache全相联映射写失效 应用场合 可灵活的进行块的映射，一对多映射 cache全部装满后才会出现块冲突 块冲突的概率低，cache利用率高 命中率高 相应的淘汰算法复杂 Cache组相联映射 Cache组相联映射 组地址直接映射（快速定位相联存储器） 块地址全相联映射（提高cache命中率） Cache组相联映射地址变换 应用场合 容量小的cache可采用全相联映射方式或者组相联映射方式 Pent