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字电路时序分析 1 数字电路时序分析 前面介绍了对器件之间的互连系统进行建模所需要的知识，包括对信号完整性的详细分 析并估算了由于非理想因素引起的时序变化。但是要正确设计一个数字系统还需要使系统中 器件之间可以互相通信，涉及到的内容主要是设计正确的时序，保证器件的时钟/锁存信号 与数据信号之间保证正确的时序关系，满足接收端要求的最小建立和保 时间，使得数据可 以被正确的锁存。 在本章中将会介绍共用时钟总线（common-clock ）和源同步总线（source synchronous ） 的基本的时序方程。设计者可以利用时序方程来跟踪分析影响系统性能的有时序要求的器 件，设置设计目标，计算最大的总线频率和时序裕量。 共用时钟定时（common-clock timing） 在共用时钟总线中，总线上的驱动端和接收端共享同一个时钟。图8.1 为一个共用时钟 总线的例子，是处理器与外围芯片之间的总线接口，由处理器向外围芯片发送数据。图中还 示出了位于每一个输入输出单元（I/O cell ）的内部锁存器。完成一次数据传输需要两个时钟 脉冲，一个用于将数据锁存到驱动端触发器，另一个用于将 据锁存到接收端触发器。整个 数据传输过程分为以下几个步骤： a ．处理器内核产生驱动端触发器的有效输入D 。 p b ．系统时钟（clk in ）的边沿1 由时钟缓冲器输出并沿着传输线传播到处理器用于将驱动端 触发器的输入（D ）锁存到输出（Q ）。 p p c ．信号Q 沿着传输线传播到接收端触发器的输入（D ），并由第二个时钟边沿锁存。这样 p c 有效数据就在外围信号的内核产生了。 基于前面对数据传输过程的分析，可以得到一些基本的结论。首先，电路和传输线的 时必须小于时钟周期，这是因为信号每次从一个器件传播到另一个器件需要两个时钟周期： 第一个周期——驱动端触发器将数据锁存到输出（Qp ），第二个周期——接收端触发器将输 入数据锁存到芯片内核。由电路和PCB 走线引起的总 时必须小于一个时钟周期，这一结 论限制了共用时钟总线的最高理论工作频率，因此设计一个共用时钟总线时必须考虑每部分 1 字电路时序分析 的 时，满足接收端的建立和保 时间 （建立和保 时间是为了保证能够正确地锁存数据， 数据应该在时钟边沿来到之前和之后必须保 稳定的最小时间，这两个条件必须满足）。 图8.1 共用时钟总线示意图 共用时钟总线的时序方程 图8.2 的时序图用于推导共用时钟总线的时序方程，每个箭头都表示系统中的一个 时， 并在图8.1 中已表示出来。实线表示的定时回路 （timing loop ）可用于推导建立时间时序裕 量的计算公式，虚线表示的定时回路可用于推导保 时间时序裕量的计算公式。下面会介绍 如何使用定时回路来得到时序方程。 时 分为三个部分：Tco 、飞行时间 （flight time ）和时钟抖动。Tco 为时钟有效到数据输 出有效的时间；飞行时间 （T ）是指PCB 上传输线的 时；时钟抖动（T ）通常指时钟 flt jitt er 周期在周期与周期 （cycle-to-cycle ）之间的变化，例如周期抖动（period jitter ）会引起周期 之间时钟周期的变化，从而影响时钟边沿的时序，在这里，抖动被认为是可能会引起时钟瞬 2 字电路时序分析 态周期变化的变量。 图8.2 共用时钟总线的时序图 建立时间时序方程 数据信号必须