第七章时钟及电源管理模块.PDFVIP

S3C2440A 中文Datasheet 联系信箱: admin@ 第七章时钟及电源管理模块 Forum: / 第七章 时钟及电源管理模块 时钟电源管理模块包含了3部分：Clock控制、USB控制、POWER控制. 时钟控制逻辑单元能够产生s3c2440需要的时钟信号，包括CPU使用的主频FCLK,AHB总线 设备使用的HCLK,以及APB总线设备使用的PCLK.2440内部有2个PLL(锁相环)：一个对应 FCLK、HCLK、PCLK，另外一个对应的是USB使用(48MHz)。时钟控制逻辑单元可以在不使用 PLL情况下降低时钟CLOCK的频率，并且可以通过软件来驱使时钟和各个模块的连接/断 开，以减少电源消耗。 对于电源控制逻辑单元，2440有许多钟电源管理方案来针对所给的任务保持最优的电源消 耗。S3c2440中的电源管理模块对应4种模式：NORMAL模式、SLOW模式,IDLE模式,SLEEP 模式。 NORMAL模式:这个模块给CPU时钟以及2440相应的外围设备提供时钟。这个模式下，当所 有的外围设备都被打开，电源消耗被最大化。它允许用户通过软件来控制外部设备的操 作。例如，如果一个定时器不需要时，那么用户可以通过CLKCON寄存器来关闭时钟和定时 器的连接，来降低电源消耗。 SLOW模式： NON-PLL模式，不同于Normal模式，这个模式使用的一个外部时钟（XTlpll 或EXTCLK）来直接作为2440的主频FCLK，而没有使用PLL。在这个模式下，电源的消耗仅 依赖于外部时钟频率，电源同PLL有关的消耗可以被排除。 IDLE模式：这个模式下CPU的时钟FCLK被断开，而还继续提供其他外围设备的时钟。因此 空闲模式导致减少了CPU核相应的电源消耗。任何中断请求都能够将CPU唤醒。 Sleep模式：这个模式断开了内部电源。因此在这个模式下CPU＆内部的逻辑单元都没有电 源消耗，除了一个wake-up逻辑单元。激活sleep模式需要2个独立的电源。一个给wake- up逻辑模块提供电源，另外一个给内部逻辑包括CPU提供电源，并且其是对于power on/off可控的。在Sleep模式，提供给内部逻辑＆CPU的电源模块将被关闭，而从Sleep 模式唤醒可以通过EINT[15:0]＆RTC中断来引发。 7.1 功能描述 7.1.1 时钟结构 如图7-1 所示时钟结构模块图。主时钟源来自外部晶振(XTIPLL)或者是外部时钟(EXTCLK). 时钟生成器包含了一个振荡器（振荡放大器），其连接外部晶振，并且还有2 个PLL,可以 产生满足s3c2440 所需的高频时钟。 S3C2440A 中文Datasheet 联系信箱: admin@ 第七章时钟及电源管理模块 Forum: / 7.1.2 时钟源的选择 如表7-1 所示模式选择引脚(OM2 ＆OM3)组合之间的关系以及为2440 选择时钟源，在 nRESET 上升沿，通过参考引脚OM3 和OM2，OM[3:2]的状态被锁存。 Mode OM[3:2] MPLL State UPLL State Main Clock USB Clock source Source 00 On On Crystal Crystal 01 On On Crystal EXTCLK 10 On On EXTCLK Crystal 11 On On EXTCLK EXTCLK 注意 1、虽然MPLL 在reset 以后就开始工作，但是MPLL 输出（Mpll）没有作为系统时钟来使 用，直到软件对MPLLCON 寄存器写入有效设置。有效设置前，来自外部晶振或外部时钟 源的时钟将直接被当作系统时钟来使用。就算是用户不想改变 MPLLCON 寄存器的默认 值，用户应该再重新写