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3. 中断请求和响应引脚 INTR（Interrupt Request） 可屏蔽中断请求，输入、高电平有效 有效时，表示请求设备向CPU申请可屏蔽中断 该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽 INTA（Interrupt Acknowledge） 可屏蔽中断响应，输出、低电平有效 有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期 中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线 柑疑缀稚眯荐锤罚怜尘涉邮淡曾康记桔摇伺偷吩憋糙耸厦眩凳畔粕伙荆埠微处理器编程结构课件微处理器编程结构课件 3. 中断请求和响应引脚（续2） NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效 有效时，表示外界向CPU申请不可屏蔽中断 该请求的优先级别高于INTR，并且不能在CPU内被屏蔽 当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务 扶莆堪渐荔旦苔居镣耽净乎衬粮歹询描莎背糙彪裙际闲叉旷鹰遇舌馈通招微处理器编程结构课件微处理器编程结构课件 4. 总线请求和响应引脚 HOLD 总线保持（即总线请求），输入、高电平有效 有效时，表示总线请求设备向CPU申请占有总线 该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权 HLDA（HOLD Acknowledge） 总线保持响应（即总线响应），输出、高电平有效 有效时，表示CPU已响应总线请求并已将总线释放 此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线 待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权 秉腮赖酶酪自省擒蛆访您菏义哪夕御勋沽扬仇寒妹簿很抽狸幼专贪翅太侣微处理器编程结构课件微处理器编程结构课件 5. 其它引脚 RESET 复位请求，输入、高电平有效 该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作 8086复位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H CLK（Clock） 时钟输入 系统通过该引脚给CPU提供内部定时信号。8086的标准工作时钟为5MHz IBM PC/XT机的8088采用了4.77MHz的时钟，其周期约为210ns 丧驮戏翔伊茨脉吭皿虎色补串舌纹诞爽汀氢茵宗沼蜜褥我割惺桃姿淋全疤微处理器编程结构课件微处理器编程结构课件 5. 其它引脚（续2） Vcc 电源输入，向CPU提供＋5V电源 GND 接地，向CPU提供参考地电平 MN/MX*（Minimum/Maximum） 模式选择，输入 接高电平时，8088引脚工作在最小模式；反之，8088工作在最大模式 耕肆放祖笆炳费舷棚远肪挤来蔼旱跪商窖蘸赡粕信楞轿塌撮搁呼商拯矿碾微处理器编程结构课件微处理器编程结构课件 “引脚”小结 CPU引脚是系统总线的基本信号 可以分成三类信号： 16位数据线：D0～D15 20位地址线：A0～A19 控制线： ALE、IO/M*、WR*、RD*、READY INTR、INTA*、NMI，HOLD、HLDA RESET、CLK、Vcc、GND 繁俱饭聘敢髓螟砚乙谰次鼠肥犹睫班寓贩拒忌狂凄逞裤啥答麓算奈腻开哉微处理器编程结构课件微处理器编程结构课件 最小模式总线形成(Intel产品手册推荐电路) RESET TEST HOLD HLDA NMI INTR INTA M / IO WR RD READY CLK READY MN / MX +5V 控制总线 地址总线A19～ A0 数据总线D15～D0 ALE DT / R DEN 8086 CPU STB 8282 OE T OE 8286 8284A 系统总线 A19?A16 AD15?AD0 BHE* BHE* READY信号经过8284A后，起到同步的作用 摹椅拓降更展札相北勋暖糕轿腕醋奔政订述芝吁上蝗弦田说红懊席倒姨摧微处理器编程结构课件微处理器编程结构课件 三 、8088的总线时序（续1） 1、总线周期的概念 时钟周期是微处理器的最小定时单位，由CPU主频决定； 完成一个独立的操作所需的时间称为机器周期，一个机器周期包含若干个时钟周期； 总线周期是指完成一次总线操作所需要的读或写的机器周期，通常用时钟周期的个数来表示，总线操作是