电信03-用isp器件和eda技术设计多功能数字钟verilog.ppt

一、实验目的 掌握可编程逻辑器件的应用开发技术 ——设计输入、编译、仿真和器件编程； 熟悉一种EDA软件使用； 掌握Verilog设计方法； 掌握分模块分层次的设计方法； 用Verilog完成一个多功能数字钟设计。 二、实验任务：多功能数字钟设计（第7～12周） 二、实验任务：多功能数字钟设计（第7～12周） 三、数字钟设计分析-功能框图 时分秒计数器的设计 分和秒计数器都是模M=60的计数器 其计数规律为00—01—…—58—59—00… 时计数器是一个24进制计数器 即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。 四、数字钟的实现方法简介： 使用传统的中小规模集成电路实现(p198,自学)。 使用可编程逻辑器件（FPGA或CPLD）实现。这类电路具有现场可编程的特性，用户通过计算机和开发工具将自己设计的电路，生成关于阵列连接的信息文件，并将信息文件通过编程器“编程”到芯片上，实现所需功能。（本实验选用该方式实现，参考p246） 使用专用集成电路（ASIC芯片）实现(例如数字手表用的芯片等）。 可编程逻辑器件的开发流程 Count10原理图 count10.v 指定项目名称 指定当前设计项目为顶层文件 注意事项 不能把用户的设计文件存放在硬盘的根目录下，双击子目录选中； 设计文件名中不能含有文字和特殊符号 设置项目为当前顶层文件—特别在打开了几个设计文件时尤其要注意 EDA Pro2K实验系统介绍 可用资源 8个数码显示（含8421译码） 可显示0～9，A～F 8个LED发光管显示 1个带驱动的小型扬声器（蜂鸣器） 8个按键 4组时钟源 可用资源使用方法——引脚分配（锁定） 引脚分配 nCLR ?Key1 ?8 EN ?Key2 ?9 CP ?clk0 ?3 Q0-Q3 ?数码管1 ?21-24 推荐使用Assign菜单 六、层次化的设计输入方法 数字钟设计-层次结构图 层次化设计举例 （1）对前面设计的10进制计数器进行修改 （2）生成模块符号的过程 生成模块符号 （3）利用新的10进制模块构成100进制 （1）新建一个图形编辑文件 （2）添加2个10进制计数器 （3）将2个10进制计数器级联 （4）对该100进制计数器进行仿真 六、实验步骤与要求 熟悉MAX+PLUS II软件的使用； 拟定数字钟的组成框图，划分模块； 采用分模块、分层次的方法设计电路； 各单元模块电路的设计与仿真； 总体电路的设计与仿真； 总体电路的下载与调试。 设计可以采用原理图或HDL语言。 实验时间安排（供参考） 第7周：VerilogHDL设计方法及MAX+PLUSII软件使用 第8周：60，24进制同步计数器设计与仿真 第9周：分模块层次化设计方法及下载过程 第10周：快校时电路设计，主体电路下载与调试 第11周：快校时电路、仿电台、定时电路 (选做：报整点时数电路，12翻1) 第12周：整机联调 V （3）管脚的重新分配与定位 选择 MAX+PlusⅡ?Floorplan Editor选项，即可打开平面（底层）编辑器窗口，出现如图所示的芯片管脚分配图。 芯片名称区 颜色图例 器件显示区 未赋值节点和管脚显示区 选中节点和管脚区 这是由软件自动分配的，用户可根据需要随意改变管脚分配，管脚的编辑过程如下。 如果出现下图所示界面,单击layout-Device view项,或者双击鼠标左键切换. 管脚的编辑过程： 用鼠标左键按住欲分配的输入、输出端口并拖到下面芯片的相应管脚上，然后松开，即可完成一个管脚的重新分配。 资源名称 引脚名称 引脚号 功能说明 CLK0 1/4/16/64/1024/4096/16384/65536/12M/24M/48M 1/2/8 CLK1 CLK2 CLK3 3 5 6 7 1024/4096/32768 12M/24M/48M D8/D7/D6/D5 81/80/79/78 红/黄/绿/绿 D4/D3/D2/D1 73/72/71/70 绿/绿/黄/红 LED 蜂鸣器 时钟 SPK 83 资源 引脚名称 引脚号 模式二 K8/K7/K6/K5 19/18/17/16 2ms脉冲 K4/K3/K2/K1 11/10/9/8 按键 模式一 模式三 琴键电平 乒乓电平 乒乓电平 琴键电平 乒乓电平 可用资源使用方法——引脚分配（锁定） 资源 引脚名称 引脚号 38/39/47/48 30/35/36/37 SM8_ B0/B1/B2/B3 65/66/67/68 60/61/62/64 53/