可重构的串行高级加密标准加解密电路设计-core.pdfVIP

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2017-08-20 发布于天津
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可重构的串行高级加密标准加解密电路设计-core.pdf

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可重构的串行高级加密标准加解密电路设计-core

Journal of Computer Applications ISSN 1001-9081 2013-02-01 计算机应用，2013 ，33( 2) : 450 － 454 ，459 CODEN JYIIDU http: / / www． joca． cn 文章编号:1001 － 9081 (2013)02 － 0450 － 05 doi :10 ． 3724 / SP． J． 1087 ． 2013． 00450 可重构的串行高级加密标准加解密电路设计 * 1 1 ，2 谢惠敏，郭东辉 ( 1．， 361005 ; 2 ．， 361005) 厦门大学电子工程系福建厦门福建省集成电路设计工程技术研究中心福建厦门 ( * 通信作者电子邮箱dhguo@ xmu． edu． cn) : ( AES) ( FPGA) ，摘要为了进一步提高高级加密标准算法在现场可编程门阵列上的硬件资源使用效率提出一 128 / 192 / 256 AES 。，种可支持密钥长度位串行加解密电路的实现方案该设计采用复合域变换实现字节乘法求逆同时实现列混合与逆列混合的资源共享以及三种 AES 算法密钥扩展共享。该电路在 Xilinx Virtex-Ⅴ系列的 FPGA 上实， 187 1 slice 、4 RAM 。， 173． 904 MHz ， 128 / 192 / 256 AES 现硬件资源消耗为结果表明在最高工作频率时密钥长度位加 2 119 / 1780 / 1534 Mb ·s － 1 。 / ，。解密吞吐率分别可达该设计吞吐率硬件资源比值较高且适用支持千兆以太网 : ; ; ; ; 关键词高级加密标准现场可编程门阵列密钥扩展加密解密中图分类号:TN402 ; TP309 文献标志码:A Reconfigurable serial AES encryption and decryption circuit design *