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2017-08-25 发布于上海
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3.5ghz锁相环的设计 design of a 3.5ghz pll

26卷第6期微电子学与计算机 Vd．26No．6 2009年6月 June2009 MICROELECTRoNICSCOM[PUTER 3．5GHz锁相环的设计王云峰，叶青，满家汉，叶甜春 (中国科学院微电子研究所，北京100029) 摘要：设计了一款整数型锁相环．从系统到具体电路对整个锁相环进行了详细的分析和仿真．电路采用SMIC 显示锁相环的相位噪声在一11ldBc／rk@1MI-Iz，参考杂散为一76．4dBc．关键词：整数型锁相环；压控振荡器；电荷泵中图分类号：TN74 文献标识码：A 文章编号：1000—7180(2009)06—0043一04 ofa3．5GHzPLL Design WANG Tian-chun Jia—han，YE Yun—feng，YEO．ing，MAN of of (InstituteMicrodectronics，ChineseAcademySciences，Beijing100029，China) Ab6tr,dlct：APLLis wholePLLis andsimulatedindetailfrom toexactcircuit． integer-Ndesigned，The analyzed system RF X Thecircuitis inSMIC CMOS areais1．1mm1．1mm，thewholePLLeonstllTles designed 0．18pm process，the 36roWundera1．8V andthesimulatedresultshowsthatthe noiseis一11 ref- voltagesupply phase ldSc／Hz@1MHz，the efl瞽lce Spl／lis一76．4dBc． ]Keywords：integer-N phase-lockedloops；VCO；charge-pump 1 引言锁相环是混合信号电路中非常重要的一个模块，广泛应用于时钟产生、时钟恢复和频率综合．随着CMOS技术的发展，Cl订OS工艺的截止频率和最图1整数型锁相环的线性等效模型大工作频率不断提高，在0．189m工艺下器件的截时间以及相噪性能．在本次设计中，采用了两阶的环止频率可以达到50GHz，采用CMOS设计高性能的路滤波器，锁相环的开环传输函数为射频电路已经成为研究的热点，其中CMOS射频锁相环的设计具有很大的挑战．文中设计了一款3．5 Ha㈤=K而等等瓦字， GHz整数型锁相环…．其中环路增益为 2系统设计 K=筹膂’6-l+C1／C：．整数型锁相环由鉴频鉴相器、电荷泵、低通滤波