高质量七倍分频电路的设计与实现 design and implementation of high quality 17 frequency divider.pdfVIP

高质量七倍分频电路的设计与实现 张继刚，李维忠 (内蒙古工业大学内蒙古 呼和浩特010051) 摘要：提出一种可实现占空比为50％的7倍时钟分频电路的高可靠性设计方案，并分别给出由分立元件组构和由 HDL语言描述的2种实现方法。与已有方案相比，该设计不仅可以节省器件资源，而且完全避免了冒险现象对于分 Verilog 频时钟波形造成的影响。在Quartus环境下，分别对门级设计和基于VerilogHDL语言的行为级描述进行仿真验证，结果显 示该方案合理可行。 关键词：奇数次分频器；格雷码计数器}时钟波形，FPGA 中图分类号：TN772 文献标识码：B 文章编号：1004—373X(2008)06一012一02 and of 1：7 DiVider ImplementationHigh Design QualityFreq眦ncy ZHANG Jigang，LIWeizhong (Inner of Mon驴hUniversityTech∞logytHuhhot，01005l，Chha) methodof l：7clock dividerwithhalf is forward，andthen Abstract：Designhigh—reliabilityfrequency dutycyclebmught ordescribed HDLis withfomer methodbasedon design implementation separatecomponent byVerilog presented．(bmparing method，notcanthemethodeconomizeonhardwareresource，butitcanbe avoidedthatwavefo咖ofdivided only absolutely hazardinthis functionof level aswellasbehaviorkvel based clockisinterfered method．After frequency by gate design design on HDLissimulatedin software，themethodis andfeasibleasaresult． Verilog Quartus provedlogical number code wavefom，FPGA Keywords：oddfrequencydivider；Garycounterfclock 1 引 言 数字电路设计中常采用对主频时钟分频的方法产生 所需的时钟。笔者目前从事的课题研究中就需要一个占 空比为50％的七倍时钟分频电路。 一些文章介绍过一种实现占空比为50％的奇数次分 频电路的方法n’2]，该方法的要点是采用2个分别在被分 频时钟上升沿和下降沿触发的计数器，然后将这2个计数 器产生的信号相或后输出。若按该方法实现七倍的时钟 分频器，其具体化后的电路如图1所示。 图1