准循环ldpc码译码器的fpga实现 an fpga implementation of qc-ldpc decoder.pdfVIP

空间电子技术 2009年第1期 TECHNOLOGY SPACEELECTRONIC 准循环LDPC码译码器的FPGA实现 何庆涛周正 葛建华 (西安电子科技大学ISN国家重点实验室，西安710071) 摘要文章提出了一种可以兼容不同码率规则和非规则准循环低密度校验码(LD- 证并实现了DTMB标准中三种准循环低密度校验码的译码器。FPGA资源统计表明，在并 行路数相同的情况下，采用该部分并行结构可以节省大约45％的逻辑单元。 关键词低密度校验码最小和算法部分并行结构译码器 0 引 言 低密度校验[1，21码是一种基于稀疏校验矩阵的线性分组码，由于具有逼近香农限的译码性能和 可并行实现的编译码算法，它逐渐成为信道编码界研究的热点，在无线通信、卫星通信等领域得到了 很多应用。准循环低密度校验(QC—LDPC)码是低密度校验码的一种，其生成矩阵和校验矩阵都具有 准循环的特点。Qc-LDPC码的编码可以用移位寄存器在线性时间内完成，译码可用计数器寻址且便 于部分并行实现，因此它在应用中更有优势，DTMB标准的信道编码方案中就采用了Qc—LDPC码。 IX)PC码译码器一般有三种结构：全并行结构、全串行结构和部分并行结构。其中，部分并行结 构很好地实现了数据吞吐量与占用资源之间的折中，为目前应用最多的译码结构。由于校验矩阵的 准循环特点，QC．LDPC码的译码也适合用部分并行结构来实现。为了满足不同的服务要求并适应不 同的信道环境，通信系统中的QC．LDPC码通常可以选择多种码率，而目前提出的QC—LDPC码部分并 行译码方案，如文献[3—6]中给出的译码方案，普遍存在译码结构过于固定、不能灵活地适应码率的 变化和非规则码校验矩阵行重的变化等问题，不利于资源的复用。文章的研究目的是要找出一种可 以适应QC．LDPC码的码率以及非规则码的校验矩阵行重变化的部分并行译码结构，完成QC·LDPC 译码器的FPGA实现。 1 译码算法 1．1符号定义 广泛使用的LDPC译码算法包括和积算法(Sum-Product A1- gorithm)以及最小和改进算法[g】。其中，最小和改进算法是在最小和算法的础上增加一些修正项产 生的，其实现复杂度与最小和算法相差不大，译码性能却远远优于最小和算法。文章采用最小和改进 算法中的一种，在介绍它之前，将其中用到的符号定义如下： J7、r(m)，与第m个校验节点相连的所有比特节点的集合； 基金项目：国家自然科学基金资助项目 收稿日期：2007—07—17；收修改稿日期：2007—10—24 万方数据 2009年第1期 何庆涛等i准循环LDPC码译码器的FPGA实现 41 肘(n)，与第n个比特节点相连的所有校验节点的集合； N(m)＼，I，除去N(m)中第n个比特节点后剩下的比特节点构成的集合； 肘(n)、m，除去M(n)中第m个校验节点后剩下的校验节点构成的集合； L，从信道接收到的第n个比特的对数似然比信息； ￡l胍，第i次迭代后第n个比特节点到第m个校验节点的比特信息； R二，第i次迭代后第m个校验节点到第n个比特节点的校验信息； ．s：，第i次迭代后与比特节点n相连的所有校验节点到比特节点n的校验信息之和。 1．2算法步骤 文章采用的最小和改进算法是文献[8]中提到的offsetBP—Based算法，算法流程如下： (1)初始化：将校验信息R：以及校验信息和s：：初始化为0，Ro=o；s：：=o。 (2)节点信息更新：按照式(1)、(2)、(3)来更新比特节点和校验节点信息。 a2,=，。+S：～一R=1 (1)